JP2005513800A - 不揮発性メモリセルの製造 - Google Patents
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Abstract
ある間隔で離間した少なくとも2個の隣接した素子を含む半導体基板(3)であって、素子が基板(3)上の絶縁膜(4)と絶縁膜(4)上のポリSi層(5)とを含む積層から画定されている、半導体基板(3)上に小型セルを有する半導体装置を製造する方法であって、この製造方法は、少なくとも1つの縦型絶縁膜(10)、第1の窒化珪素層(9)および第2の窒化珪素層(11)を含むマスク(M1;M3)を積層に堆積させ、縦型絶縁膜(10)は、第1の窒化珪素層(9)と第2の窒化珪素層(11)を分離し、間隔が形成されるべき場所に位置し、この製造方法は、細いスリット(A)を形成するため縦型絶縁膜(10)に第1の選択エッチングを実行し、第1のスタックエッチングプロセスのための場所および素子間の間隔を画定するため細いスリット(A)を使用して、ポリSi層(5)を選択的にエッチングする第1のスタックエッチングプロセスを含むスタックエッチングを実行する。
Description
本発明は、請求項1の前提部に記載されているような小型セルを有する半導体装置の製造方法に関する。さらに、本発明は、請求項8の前提部に記載されているような半導体装置に関する。
半導体装置の製造において、不揮発性メモリ(NVM)セルを100nmゲート長の規則まで小型化することは、トンネル酸化膜の漏れ電流を低減する要求によって厳しく制限される。低い漏れ電流の要求は、トンネル酸化膜の厚さに制約を課す。実際、これにより、トンネル酸化膜の限界厚は約6nmまで低下する。
リソグラフィによる処理の可能性が進行しているにもかかわらず、単体NVMセルの横方向寸法は、このトンネル酸化膜の厚さの限界のために殆どスケーラビリティがない。
この問題は、現在、いわゆる小型セルの適用によって回避されている。このような小型セルは、米国特許第5,278,439号(ならびに、関連した米国特許第5,364,806号および米国特許第5,414,693号)によって公知であり、そこには、自己整合型デュアル−ビット・スプリット・ゲート(DSG)フラッシュEEPROMセルが記載されている。これらの小型セルは、2個のトランジスタが2−Tセル内で非常に近接して、すなわち、リソグラフィのプロセスによって画成されるような形状サイズよりも遙かに近接して、配置されていることを特徴とする。
しかし、従来の小型セルは、浮遊ゲートの下側のゲート酸化膜および制御ゲートの下側のゲート酸化膜の2種類のゲート酸化膜が必要になる、ということが欠点である。この配置は、浮遊ゲートおよび制御ゲートの酸化膜の厚さを別々に調整するために理想的であるが、二つの(異なる)酸化膜の使用は、また、信頼性の問題をもたらす可能性がある。
さらに、ポリシリコン電極間の横方向アイソレーションは、これらの従来の小型セルに別の信頼性の問題を生じる。何故ならば、側壁酸化および側壁スペーサ形成によって通常製造されるこのようなアイソレーションの誘電特性は、技術的なプロセスの変動の影響を非常に受け易いことが分っているからである。
本発明の目的は、小型セルおよびそれらの製造に関連した信頼性の問題が大幅に軽減された、小型セルを有する半導体装置の製造方法を提供することである。さらに、本発明の目的は、小型セルの間にサブ−リソグラフィのサイズの横方向アイソレーションを具備した、小型セルを有する半導体装置の製造方法を提供することである。
上記およびその他の目的を達成するため、本発明は、請求項1の前提部に記載されているような小型NVMセルを有する半導体装置の製造方法に関係し、この製造方法は、
積層の最上部に、少なくとも1つの縦型絶縁膜(10)、第1の窒化珪素層(9)および第2の窒化珪素層(11)を含む第1のマスク(M1;M3)であって、リソグラフィのマスキングプロセスによって画成され、少なくとも1つの縦型絶縁膜(10)が、第1の窒化珪素層(9)と第2の窒化珪素層(11)を分離し、少なくとも2個の素子の間の間隔が形成されるべき場所に設けられている、第1のマスク(M1;M3)を堆積させるステップと、
細いスリット(A)を形成するため、少なくとも1つの縦型絶縁膜(10)を選択的に除去する第1のエッチングを実行するステップと、
第1のスタックエッチングプロセス用の場所を画定し、少なくとも2個の素子の間の間隔を画定するため細いスリット(A)を使用して、絶縁膜(4)に対して選択的に少なくとも1つの第1のポリSi層(5)をエッチングする少なくとも第1のスタックエッチングプロセスを含むスタックエッチングを実行するステップと、
を有することを特徴とする。
積層の最上部に、少なくとも1つの縦型絶縁膜(10)、第1の窒化珪素層(9)および第2の窒化珪素層(11)を含む第1のマスク(M1;M3)であって、リソグラフィのマスキングプロセスによって画成され、少なくとも1つの縦型絶縁膜(10)が、第1の窒化珪素層(9)と第2の窒化珪素層(11)を分離し、少なくとも2個の素子の間の間隔が形成されるべき場所に設けられている、第1のマスク(M1;M3)を堆積させるステップと、
細いスリット(A)を形成するため、少なくとも1つの縦型絶縁膜(10)を選択的に除去する第1のエッチングを実行するステップと、
第1のスタックエッチングプロセス用の場所を画定し、少なくとも2個の素子の間の間隔を画定するため細いスリット(A)を使用して、絶縁膜(4)に対して選択的に少なくとも1つの第1のポリSi層(5)をエッチングする少なくとも第1のスタックエッチングプロセスを含むスタックエッチングを実行するステップと、
を有することを特徴とする。
有利には、小型セルの非常にコンパクトな配列は、セルの間のサブ−リソグラフィの間隔を用いて実現される。また、本発明による小型セルの製造方法において、酸化膜は、浮遊ゲートと基板との間、および、制御ゲートと浮遊ゲートとの間に塗布され、これらの層の厚さは実質的に等しい。浮遊ゲートおよび制御ゲートの誘電的品質は、したがって、従来技術により知られているような横方向側壁形成プロセスによって加えられる変動を伴うことなく定めることができる。
さらに、本発明は、上記の間隔の幅が、7ないし40nmの範囲に収まり、好ましくは、15nmである半導体装置に関係する。
本発明の方法は、3トランジスタ構成の2ビットNVMセルおよび1アクセスゲートトランジスタの製造に特に適しているが、この方法は、マルチレベルの3トランジスタ構成のnビットNVMセルおよびMOS装置の(同時)製造にも適用される。
以下、図面を参照して本発明を説明する。図面は例示だけを目的とし、請求の範囲に記載されているような保護の範囲を制限するものではない。
本発明は、ディープサブリソグラフィの寸法でゲートを横方向に分離するため異方性エッチングプロセスを使用する、標準的なシリコン処理技術に基づくNVMセルの製造方法を提案する。ゲートに横方向アイソレーションを形成するためのこのアプローチは、2個の浮遊ゲート/制御ゲートスタックおよび1個のアクセスゲートトランジスタを具備した3トランジスタ構成のセルに特に適している。このような3トランジスタ構成のセルの概念は、ウィダーショーベン(Widdershoven)による同時係属中の特許出願、内部文書番号PH−ID 605707に記載されている。
図1は、第1の好ましい実施形態による本発明の3トランジスタ構成の2ビットNVMセルを製造するための半導体ウェハー上の構造体の第1段階の略断面図である。
本発明による3トランジスタ構成の2ビットNVMセルを製造するための構造体1は、当業者によく知られた標準的なSi処理技術を用いて製造される。半導体(Si)基板3には、小さいトレンチアイソレーション領域(図示せず)が、形成されるソース/ドレイン領域の間にアイソレーションとして画成される。基板3上で、第1の酸化層4(SiO2)が、好ましくは、技術的によく知られている熱酸化プロセス(温度:600ないし1000℃)を用いて、トンネル酸化膜として形成される。典型的に、酸化層4の厚さは6ないし12nmである。酸化層4の上に、第1のポリSi層5が堆積させられ、その厚さは、100ないし200nmの範囲に収まり、可能であるならば、これよりも少し薄い。ポリSi層5は、前駆体としてSiH4を使用し、550ないし650℃の堆積温度を使用して、好ましくは、化学気相成長法(CVD)プロセスによって作成される。
次に、ポリSi層5の上に、例えば、「ONO」の多層スタック、即ち、下側の二酸化珪素層と、窒化珪素層(SI3N4)と、上側の二酸化珪素層とで構成されているポリ間誘電体層6が形成される。典型的に、各二酸化珪素層と窒化珪素層の厚さは6nm未満である。これらの層は、技術的によく知られたプロセスによって形成され、下側の二酸化珪素層は、好ましくは、熱酸化により形成され、窒化珪素層は、CVD Si3N4プロセスによって形成され、上側の二酸化珪素層は、CVD SiO2プロセスによって形成される。或いは、ポリ間誘電体層6は、ONスタック(二酸化珪素と窒化珪素)により構成してもよく、又は、単一の二酸化珪素層でもよい。ポリ間誘電体層6としてのONO層の適用に関して後述される3トランジスタ構成のセルの製造プロセスは、ONスタック、又は、単一の二酸化珪素層がポリ間誘電体層6として適用される状況に容易に適応できることは明らかであろう。
ポリ間誘電体6の上には、第2のポリSi層7が堆積する。第2のポリSi層7の厚さは、好ましくは、第1のポリSi層の厚さ、即ち、100ないし200nm、若しくは、可能であればそれよりも薄い厚さと一致する。第2のポリSi層7は、第1のポリSi層5のために使用されたCVDプロセスと同様のCVDプロセスを使用して形成される。
最後に、横型二酸化珪素層8と、縦型二酸化珪素層10と、第1の窒化珪素層9とにより構成された素子の第1のマスク構造M1が第2のポリSi層7の上に形成される。このマスク構造は次のようにして製作される。
第1の窒化珪素層9は、好ましくは、技術的によく知られたCVD又はPECVD(プラズマCVD)プロセスによって堆積させられる。
次に、第1の窒化珪素層9は、パターン付きの第1の窒化珪素層の形にパターン形成される。続いて、二酸化珪素堆積プロセス(CVD又はPECVD)が、図1に示されるように、横型二酸化窒素層8と縦型二酸化窒素層10を形成するため使用される。
次に、図1に示された構造体上に、第2の窒化珪素層11が堆積させられる。次に、平坦化ステップが、例えば、化学機械研磨(CMP)を用いることにより、次のステップで第1の窒化珪素層9を露光するために適用される。
図2は、第2の窒化珪素堆積ステップおよびマスキングステップ後における、本発明による3トランジスタ構成の2ビットNVMセルを製造するための、半導体ウェハー上の構造体の略断面図である。
注意すべきことは、この段階中に、第2のマスクM2が窒化珪素層11の横方向寸法を定めるために塗布されることである。マスクM2は、図2の横方向に典型的な3トランジスタ構成の2ビットNVMセルの外側境界を作成するためのパターンを画成する。更なる区分けは、図2の面に垂直な方向にマスクM2によって行われる。
パターン付きの第1の窒化珪素層9の幅は、技術的レベルに依存する。ここで、100nmテクノロジーは製造プロセスで使用され、パターン付きの第1の窒化珪素層9の幅は100nmであることを前提としているが、将来的にはこれらの寸法はより小さくてもよい。したがって、この構造体1において、横型および縦型の二酸化珪素層8,10の厚さは、10ないし40nmの範囲に入り、好ましくは、15nmである。
上述のように、構造体1では、3トランジスタ構成のゲートの横方向アイソレーションは、異方性エッチングプロセスによって得られる。このプロセスの第1のステップは、図3に示されている。
図3は、Si3N4選択性のSiO2エッチング後の、構造体の略断面図である。縦型二酸化珪素層10は、窒化珪素に対する選択性があるプロセスでエッチングされる。したがって、選択エッチングプロセス(技術的によく知られている反応性イオンエッチングプロセス(RIE)、又は、ウェットエッチングプロセスでさえ)縦型二酸化珪素層10を除去する。使用されたエッチングプロセスの選択性のため、エッチストップは第2のポリSi層7との境界面に存在する。また、第1および第2の窒化珪素層9,11は、実質的にエッチングによる影響を受けず、(先の)縦型二酸化珪素層10の場所に、矢印「A」によってしめされた垂直方向の細いスリットを形成する際にハードマスクとして作用する。垂直方向の細いスリットは、縦型二酸化珪素層10と実質的に同じ幅、すなわち、10ないし40m、好ましくは、15nmの幅をもつ。
図4は、Si3N4選択性のSiエッチング後の、構造体の略断面図である。Siエッチングプロセスは異方性エッチングプロセスであり、細いスリットAを第2のポリSi層7とポリ間誘電体層6との境界面まで拡張するため、第1および第2の窒化珪素層9,11によって形成されたハードマスクを使用する。ポリ間誘電体層6は、エッチストップとして作用する。何故ならば、エッチングプロセスは、窒化珪素に対する選択性があるからである。分離した第2レベルのポリSiブロック12,13および14が、このエッチングプロセスによって形成される。
図5は、Si選択性のSiO2/Si3N4エッチング後の、構造体の略断面図である。図5に示されたステップでは、第1および第2の窒化珪素層9,11は、細いスリットAに位置するポリ間誘電体層6の部分と共に除去される。このようにして、分離したポリ間誘電体層部分15,16および17が形成される。
このステップ中に、プロセスのエッチング速度およびエッチング時間は、横型二酸化珪素層8を保存するため、入念にチェックする必要があることに注意すべきであり、この横型二酸化珪素層は構造体の一番上のレベルになる。ONO層がポリ間誘電体層6として使用される場合、エッチングプロセスは3ステップのプロセスである。第1のエッチングステップは、ONOスタックの上側の二酸化珪素層をエッチングするためRIEプロセスを使用する。次のステップは、ONOスタックの窒化珪素層をエッチングするためRIEプロセスを使用する。第3のステップは、ONOスタックの下側の二酸化珪素層をエッチングするため、RIEプロセス又はウェットエッチングプロセスの何れかによって行われる。
注意すべきことは、有利には、ウェットエッチングプロセスは、水平方向においてONOスタックの二酸化珪素層の一部も除去することである(第1および第2のポリSi層5,7に対して、図示されないアンダーカットを作成する。)。酸化ステップが細いスリットの壁に適用される後の段階で、細いスリットへ延びる第1および第2のポリSi層5,7のエッジは丸くなり、エッジでの放電の可能性が低下する。
このステップの後、細いスリットAは、第1のポリSi層5へさらに拡張される。
図6は、SiO2選択性のSiエッチング後の、構造体の略断面図である。図6に示された状態よりも前のステップにおいて、Siの異方性エッチング用のRIEプロセスは、細いスリットAと、分離した第1レベルのポリSiブロック18,19および20の形成を仕上げるため実行される。同時に、分離した第2レベルのポリSiブロック13はこのステップで除去される。トンネル酸化膜4は、このプロセスのためのエッチストップとして作用する。何故ならば、適用されたRIEプロセスはSiO2に対する選択性があるからである。このタイプのRIEプロセスは当業者に周知である。
この時点で構造体は、第1の浮遊ゲート/制御ゲートスタック25と、第2の浮遊ゲート/制御スタック26と、アクセスゲートスタック27と、を包含する。
更なる処理ステップにおいて、再酸化および誘電体堆積の少なくとも1つ方は、横方向アイソレーションブロック22が得られるように、細いスリットAを埋めるため使用できる。さらに、構造体の周りにスペーサ122を形成することにより、ソースおよびドレイン領域SDと、制御ゲート12,14と、アクセスゲート19との上に開放したSi領域が作成される。引き続くステップで、これらの領域の自己整合型シリサイド化を同時に実行可能であり、シリサイド化した領域21がそれぞれの領域12,14,19およびSDの上に得られる。
図7は、更なる誘電体堆積、側壁形成およびシリサイド化後の構造体の略断面図である。
例えば、パッシベーションステップおよびパッシベーションステップのような更なる処理は、技術的に知られている適当な製造プロセスによって実行可能である。
有利には、本発明の方法は、浮遊ゲート/制御ゲートスタック25,26とアクセスゲート27のような装置素子の間の間隔Sを、リソグラフィによって制約される形状サイズよりも遙かに小さくすることができる。ここで、間隔Sは、横方向アイソレーションブロック22の厚さ、すなわち、(先の)縦型二酸化層10の厚さと実質的に等しい。この間隔を狭くすることにより、3トランジスタ構成の2ビットNVMセルの場合、装置をさらに高密度化することができる。これは、従来技術で知られているリソグラフィ処理によっては達成不可能である。注意すべきことは、図6および図7に示された構造体を画成するためには、2個のマスクM1およびM2だけが必要になることである。
以下、本発明による第2の好ましい実施形態を詳細に説明する。図8ないし11において、同じ参照番号が付された構成要素は、図1ないし7に示されたものと同じ構成要素を表す。
図8は、第2の好ましい実施形態による本発明の3トランジスタ構成の2ビットNVMセルを製造するための、半導体ウェハー上の構造体101の第1段階の略断面図である。
図2に示されるような、横型二酸化珪素層8と、縦型二酸化珪素層10と、第1および第2の窒化珪素層9,11と、を含む第1のマスク構造M1の代わりに、代替的なマスク構造M3が細いスリットAを画成するためのハードマスクとして使用される。この代替的なマスク構造M3は、横型二酸化珪素層8と、縦型二酸化珪素層10と、第2の横型二酸化珪素層102と、第1の窒化珪素ブロック104と、窒化シリコン側壁スペーサ103と、を含む。
代替的なマスク構造M3は、次のようにして製作される。
第1の窒化珪素層は、好ましくは、技術的によく知られたCVD又はPECVD(プラズマCVD)プロセスによって堆積させられる。
次に、この窒化珪素層は、第1の窒化珪素層104の形にパターン形成され、この第1の窒化珪素層は、図示された断面に垂直な方向にライン状に成形される。
続いて、二酸化珪素堆積プロセス(CVD又はPECVD)が、横型二酸化窒素層8と縦型二酸化窒素層10と第2の横型二酸化珪素層102とを形成するため使用される。
次に、窒化シリコン側壁スペーサ103が形成される。有利には、本実施形態において、全体の構造体101は、(第1の窒化珪素層104を画成する)リソグラフィステップに対し自己整合型である。スペーサ形成プロセスにおいて、窒化シリコン側壁スペーサ103の幅は注意する必要がある。何故ならば、この幅は、浮遊ゲート/制御ゲートスタック25,26の横方向サイズを決めるからである。
さらに、代替的なマスク構造M3が使用されるとき、平坦化ステップは不要である。
さらに、代替的なマスク構造M3が使用されるとき、平坦化ステップは不要である。
図11は図8に示された略断面図の平面図である。スタックは、ライン形状のスタックを形成するため、一方向へ延びる。図11において、ライン形状のスタックの端部は、絶縁膜8,102と、窒化珪素側壁スペーサ103とによって表現されている。図11に示されるように、ライン形状のスタックの縦方向の端部Eにおいて、側壁スペーサはスタックの周りに延びるので、形成される第1および第2の浮遊ゲート/制御ゲートスタック25,26は相互接続され、不都合である。付加的なマスキングステップおよびエッチングプロセスM4は、スタックの更なる処理の間にこの接続を切断すべく、これらの端部で窒化珪素側壁を除去するために必要である。この付加的なマスキングおよびエッチングプロセスM4は、かなり早期の段階で、代替的なマスク構造M3を画定した直後に実行可能である。
さらに、細いスリットAを画成するスタックエッチングが浮遊ゲート/制御ゲートスタックの外側をエッチングするときと同時に使用可能であることが前提であることに注意すべきである。
図9は、マスクとして窒化珪素側壁スペーサ103を使用して、処理ステップの終了後に得られるような図8の構造体101の略断面図である。ここで、得られる3トランジスタ構成の2ビットNVMセルは、図6に示された構造体1と類似している。
図10は、図8の構造体におけるSi3N4側壁スペーサの初期除去と、その後に続く図3ないし6に示された処理ステップの後に得ることができる図8のMOS構造体の略断面図である。
窒化珪素側壁スペーサ103の初期除去によって、単純なトランジスタ110が得られる。注意すべきことは、代替的なマスク構造M3(およびM4)を、窒化珪素側壁スペーサ103を除去するステップと共に用いて、又は、単独で用いることにより、MOS装置およびNVMセルのゲート画成に同じ製造ステップを使用することが可能であり、その結果として処理ステップが節約されることである。
第1の好ましい実施形態と全く同様に、再酸化および誘電体堆積の少なくとも1つ、スペーサの形成、シリサイド化、ならびに、例えば、メタライゼーションステップおよびパッシベーションステップのような更なる処理は、前述のように実行できる。
前述の例において、3トランジスタ構成の2ビット不揮発性メモリセルが記述されているが、本発明による製造方法は、このような不揮発性メモリセルに限定されるものではなく、例えば、マルチレベルの3トランジスタ構成のnビット不揮発性メモリセル、或いは、小さい内部間隔を具備したその他の装置のためにも使用できることに注意すべきである。
Claims (13)
- ある間隔で隔てられた少なくとも2個の隣接した素子を含む半導体基板であって、前記少なくとも2個の素子は、前記基板上の少なくとも1つの絶縁膜と前記絶縁膜上の少なくとも1つの第1のポリSi層とを含む積層から画定される、半導体基板に小型セルを有する半導体装置を製造する方法であって、
少なくとも1つの縦型絶縁膜、第1の窒化珪素層および第2の窒化珪素層を含み、リソグラフィのマスキングプロセスによって画成された第1のマスクであって、前記少なくとも1つの縦型絶縁膜は前記第1の窒化珪素層と第2の窒化珪素層を分離し、前記少なくとも1つの縦型絶縁膜は前記少なくとも2個の素子の間の前記間隔が形成されるべき場所に設けられている、第1のマスクを前記積層の最上部に堆積させるステップと、
細いスリットを形成するため前記少なくとも1つの縦型絶縁膜を選択的に除去する第1のエッチングを実行するステップと、
第1のスタックエッチングプロセス用の場所を画定し、少なくとも2個の素子の間の間隔を画定するため細いスリットを使用して、前記絶縁膜に対して選択的に前記少なくとも1つの第1のポリSi層をエッチングする少なくとも第1のスタックエッチングプロセスを含むスタックエッチングを実行するステップと、
を有することを特徴とする、小型セルを有する半導体装置を製造する方法。 - 前記第2の窒化珪素層において、第2のマスクを用いて前記少なくとも2個の素子それぞれの外側境界を画定するステップと、
更なるエッチングプロセスによって、前記外側境界で前記第2の窒化珪素層を除去するステップと、
を有することを特徴とする、請求項1に記載の小型セルを有する半導体装置を製造する方法。 - 前記積層は、前記第1のポリSi層の上にポリ間誘電体層を含み、前記ポリ間誘電体層の上に第2のポリSi層を含み、
前記スタックエッチングは、第2のスタックエッチングプロセス用の場所を画定するため前記細いスリットを使用して、前記ポリ間誘電体層に対して選択的に前記第2のポリSi層をエッチングする第2のスタックエッチングプロセスを含み、
前記スタックエッチングは、第3のスタックエッチングプロセス用の場所を画定するため前記細いスリットを使用して、前記第1のポリSi層に対して選択的に前記ポリ間誘電体層をエッチングする第3のスタックエッチングプロセスを含む、
ことを特徴とする、請求項1または2に記載の小型セルを有する半導体装置を製造する方法。 - 前記小型セルは不揮発性メモリセルであり、
前記少なくとも2個の素子は、第1の浮遊ゲート/制御ゲートスタック、第2の浮遊ゲート/制御ゲートスタック、および、アクセスゲートスタックを含み、
前記アクセスゲートは、前記第1の浮遊ゲート/制御ゲートスタックと前記第2の浮遊ゲート/制御ゲートスタックとの間にあり、
前記細いスリットは、前記第1の浮遊ゲート/制御ゲートスタックと前記アクセスゲートスタックとの間にあり、
前記細いスリットは、前記第2の浮遊ゲート/制御ゲートスタックと前記アクセスゲートスタックとの間にある、
ことを特徴とする、請求項1ないし3の何れかに記載の小型セルを有する半導体装置を製造する方法。 - 前記第1のマスクの前記第2の窒化珪素層は窒化珪素側壁スペーサを含むことを特徴とする、請求項1ないし4の何れかに記載の小型セルを有する半導体装置を製造する方法。
- 請求項1ないし5の何れかに記載の方法を使用して、半導体基板上に複数の小型セルを有する半導体装置を製造する方法。
- 前記スタックエッチングの前に、前記第1のマスク内の少なくとも1つの所定の場所で前記窒化珪素側壁スペーサを除去することにより、少なくとも1個のトランジスタ素子を製造するため、請求項5に記載の方法を使用して、半導体基板上に複数の小型セルを有する半導体装置を製造する方法。
- ある間隔で隔てられた少なくとも2個の隣接した素子を含む半導体基板を有し、前記少なくとも2個の素子は、前記基板上の少なくとも1つの絶縁膜と前記絶縁膜上の少なくとも1つの第1のポリSi層とを含む積層から画定され、前記少なくとも2個の素子は、少なくとも部分的に、前記第1のポリSi層に画成されている、半導体装置であって、
前記間隔の幅は、7ないし40nmの範囲に収まり、好ましくは、15nmであることを特徴とする、半導体装置。 - 前記少なくとも2個の素子は、マルチレベルの3トランジスタ構成のnビット不揮発性メモリセルの一部であることを特徴とする、請求項8に記載の半導体装置。
- 前記マルチレベルの3トランジスタ構成のnビット不揮発性メモリセルは、3トランジスタ構成の2ビット不揮発性メモリセルであることを特徴とする、請求項9に記載の半導体装置。
- 複数の3トランジスタ構成のnビット不揮発性メモリセルを有することを特徴とする、請求項8ないし10の何れかに記載の半導体装置。
- 少なくとも1個のトランジスタ素子をさらに有することを特徴とする、請求項8ないし11の何れかに記載の半導体装置。
- 前記少なくとも1個のトランジスタ素子はMOS装置を含むことを特徴とする、請求項12に記載の半導体装置。
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