JP2002026159A - フラッシュメモリ素子のフローティングゲート形成方法 - Google Patents
フラッシュメモリ素子のフローティングゲート形成方法Info
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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-
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Abstract
(57)【要約】
【課題】 比較的大きいデザインルールを用いてフロー
ティングゲート間の間隔を最小化することができるフラ
ッシュメモリ素子のフローティングゲート形成方法を提
供すること。 【解決手段】 本発明は、所定の領域にフィールド酸化
膜が形成された半導体基板上にトンネル酸化膜及びポリ
シリコン膜を形成する段階と、前記ポリシリコン膜上に
第１ＰＳＧ膜を形成した後、パターニングする段階と、
全体構造の上に第２ＰＳＧ膜を形成した後、全面エッチ
ングして前記第１ＰＳＧ膜パターン側壁にスペーサを形
成する段階と、前記スペーサが形成された第１ＰＳＧ膜
パターンをマスクとしたエッチング工程によって前記ポ
リシリコン膜及びトンネル酸化膜をエッチングする段階
と、前記第１ＰＳＧ膜パターン及びスペーサを除去する
段階とを含んでなることを特徴とし、前記第１ＰＳＧ膜
及びスペーサを５０：１ＨＦまたは９：１ＢＯＥによっ
て除去することを特徴とする。
ティングゲート間の間隔を最小化することができるフラ
ッシュメモリ素子のフローティングゲート形成方法を提
供すること。 【解決手段】 本発明は、所定の領域にフィールド酸化
膜が形成された半導体基板上にトンネル酸化膜及びポリ
シリコン膜を形成する段階と、前記ポリシリコン膜上に
第１ＰＳＧ膜を形成した後、パターニングする段階と、
全体構造の上に第２ＰＳＧ膜を形成した後、全面エッチ
ングして前記第１ＰＳＧ膜パターン側壁にスペーサを形
成する段階と、前記スペーサが形成された第１ＰＳＧ膜
パターンをマスクとしたエッチング工程によって前記ポ
リシリコン膜及びトンネル酸化膜をエッチングする段階
と、前記第１ＰＳＧ膜パターン及びスペーサを除去する
段階とを含んでなることを特徴とし、前記第１ＰＳＧ膜
及びスペーサを５０：１ＨＦまたは９：１ＢＯＥによっ
て除去することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ素
子のフローティングゲート形成方法に係り、特にポリシ
リコン膜及びフィールド酸化膜を損傷すること無しに素
子のサイズを最小化することができるフラッシュメモリ
素子のフローティングゲート形成方法に関する。
子のフローティングゲート形成方法に係り、特にポリシ
リコン膜及びフィールド酸化膜を損傷すること無しに素
子のサイズを最小化することができるフラッシュメモリ
素子のフローティングゲート形成方法に関する。
【０００２】
【従来の技術】フローティングゲートとコントロールゲ
ートを積層してワード線を構成するフラッシュメモリ素
子は、フィールド酸化膜上の所定の領域と重なるように
形成されたフローティングゲート間の間隔によって素子
のサイズが左右される。即ち、フローティングゲート間
の間隔を最小化して素子のサイズを縮小しようとする。
このために、様々な方法が提示されているが、量産工程
への適用時に多くの問題を起こし、実際工程に適用され
る技術は殆どない。
ートを積層してワード線を構成するフラッシュメモリ素
子は、フィールド酸化膜上の所定の領域と重なるように
形成されたフローティングゲート間の間隔によって素子
のサイズが左右される。即ち、フローティングゲート間
の間隔を最小化して素子のサイズを縮小しようとする。
このために、様々な方法が提示されているが、量産工程
への適用時に多くの問題を起こし、実際工程に適用され
る技術は殆どない。
【０００３】以下、一実施例として、０.３５から０.２
５μｍの比較的大きいデザインルールを用いて装備投資
無しにフローティングゲート間の間隔を０.１５μｍ以
下とする方法を概略的に説明する。
５μｍの比較的大きいデザインルールを用いて装備投資
無しにフローティングゲート間の間隔を０.１５μｍ以
下とする方法を概略的に説明する。
【０００４】所定の領域にフィールド酸化膜が形成され
た半導体基板上にトンネル酸化膜、ポリシリコン膜及び
第１窒化膜を順次形成する。フローティングゲートマス
クを用いたリソグラフィ工程及びエッチング工程によっ
て第１窒化膜をパターニングする。第１窒化膜はフィー
ルド酸化膜の所定の部分と重なるようにパターニングす
る。第１窒化膜パターンの側壁に第２窒化膜によるスペ
ーサを形成する。スペーサが形成された窒化膜パターン
をマスクとしてポリシリコン膜及びトンネル酸化膜をエ
ッチングする。窒化膜パターンを除去してフローティン
グゲートを形成する。
た半導体基板上にトンネル酸化膜、ポリシリコン膜及び
第１窒化膜を順次形成する。フローティングゲートマス
クを用いたリソグラフィ工程及びエッチング工程によっ
て第１窒化膜をパターニングする。第１窒化膜はフィー
ルド酸化膜の所定の部分と重なるようにパターニングす
る。第１窒化膜パターンの側壁に第２窒化膜によるスペ
ーサを形成する。スペーサが形成された窒化膜パターン
をマスクとしてポリシリコン膜及びトンネル酸化膜をエ
ッチングする。窒化膜パターンを除去してフローティン
グゲートを形成する。
【０００５】前述の工程によってフローティングゲート
を形成する場合、窒化膜及び窒化膜スペーサはＨ3ＰＯ4
を用いたウェットエッチング工程によって除去する。こ
の場合、Ｈ3ＰＯ4によって下部のポリシリコン膜が損傷
され、素子の動作に致命的な影響を及ぼす虞がある。
を形成する場合、窒化膜及び窒化膜スペーサはＨ3ＰＯ4
を用いたウェットエッチング工程によって除去する。こ
の場合、Ｈ3ＰＯ4によって下部のポリシリコン膜が損傷
され、素子の動作に致命的な影響を及ぼす虞がある。
【０００６】かかる問題を解決するために、窒化膜に代
えてＣＶＤ酸化膜を使用し、ＣＶＤ酸化膜をＢＯＥまた
はＨＦを用いたウェットエッチング或いはドライエッチ
ング工程により除去することができる。しかし、このよ
うなエッチング工程によっては、露出されたフィールド
酸化膜がエッチングされてしまう。
えてＣＶＤ酸化膜を使用し、ＣＶＤ酸化膜をＢＯＥまた
はＨＦを用いたウェットエッチング或いはドライエッチ
ング工程により除去することができる。しかし、このよ
うなエッチング工程によっては、露出されたフィールド
酸化膜がエッチングされてしまう。
【０００７】
【発明が解決しようとする課題】本発明の目的は、比較
的大きいデザインルールを用いてフローティングゲート
間の間隔を最小化することができるフラッシュメモリ素
子のフローティングゲート形成方法を提供することにあ
る。
的大きいデザインルールを用いてフローティングゲート
間の間隔を最小化することができるフラッシュメモリ素
子のフローティングゲート形成方法を提供することにあ
る。
【０００８】本発明の他の目的は、下部のポリシリコン
膜またはフィールド酸化膜を損傷することなく、フロー
ティングゲート間の間隔を最小化することができるフラ
ッシュメモリ素子のフローティングゲート形成方法を提
供することにある。
膜またはフィールド酸化膜を損傷することなく、フロー
ティングゲート間の間隔を最小化することができるフラ
ッシュメモリ素子のフローティングゲート形成方法を提
供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明は、所定の領域にフィールド酸化膜が形成され
た半導体基板上にトンネル酸化膜及びポリシリコン膜を
形成する段階と、前記ポリシリコン膜上に第１ＰＳＧ膜
を形成した後、パターニングする段階と、全体構造の上
に第２ＰＳＧ膜を形成した後、全面エッチングして前記
第１ＰＳＧ膜パターン側壁にスペーサを形成する段階
と、前記スペーサが形成された第１ＰＳＧ膜パターンを
マスクとしたエッチング工程によって前記ポリシリコン
膜及びトンネル酸化膜をエッチングする段階と、前記第
１ＰＳＧ膜パターン及びスペーサを除去する段階とを含
んでなることを特徴とする。また、前記第１ＰＳＧ膜及
びスペーサを５０：１ＨＦまたは９：１ＢＯＥによって
除去することを特徴とする。
の本発明は、所定の領域にフィールド酸化膜が形成され
た半導体基板上にトンネル酸化膜及びポリシリコン膜を
形成する段階と、前記ポリシリコン膜上に第１ＰＳＧ膜
を形成した後、パターニングする段階と、全体構造の上
に第２ＰＳＧ膜を形成した後、全面エッチングして前記
第１ＰＳＧ膜パターン側壁にスペーサを形成する段階
と、前記スペーサが形成された第１ＰＳＧ膜パターンを
マスクとしたエッチング工程によって前記ポリシリコン
膜及びトンネル酸化膜をエッチングする段階と、前記第
１ＰＳＧ膜パターン及びスペーサを除去する段階とを含
んでなることを特徴とする。また、前記第１ＰＳＧ膜及
びスペーサを５０：１ＨＦまたは９：１ＢＯＥによって
除去することを特徴とする。
【００１０】
【発明の実施の形態】以下、添付図に参照して本発明を
詳細に説明する。
詳細に説明する。
【００１１】図１（ａ）乃至図１（ｃ）は本発明に係る
フラッシュメモリ素子のフローティングゲート形成方法
を説明するための素子の断面図である。
フラッシュメモリ素子のフローティングゲート形成方法
を説明するための素子の断面図である。
【００１２】図１（ａ）を参照すると、半導体基板１１
上の所定の領域にフィールド酸化膜１２を形成し、全体
構造上にトンネル酸化膜１３及びポリシリコン膜１４を
形成する。ポリシリコン膜１４上に第１ＰＳＧ膜１５を
形成する。フローティングゲートマスクを用いたリソグ
ラフィ工程及びエッチング工程によって第１ＰＳＧ膜１
５をパターニングする。第１ＰＳＧ膜はフィールド酸化
膜１２の所定の領域と重なるように形成する。ここで、
ポリシリコン膜１４は４００〜１０００Åの厚さに形成
し、第１ＰＳＧ膜１５は４００〜２５００Åの厚さに形
成する。
上の所定の領域にフィールド酸化膜１２を形成し、全体
構造上にトンネル酸化膜１３及びポリシリコン膜１４を
形成する。ポリシリコン膜１４上に第１ＰＳＧ膜１５を
形成する。フローティングゲートマスクを用いたリソグ
ラフィ工程及びエッチング工程によって第１ＰＳＧ膜１
５をパターニングする。第１ＰＳＧ膜はフィールド酸化
膜１２の所定の領域と重なるように形成する。ここで、
ポリシリコン膜１４は４００〜１０００Åの厚さに形成
し、第１ＰＳＧ膜１５は４００〜２５００Åの厚さに形
成する。
【００１３】図１（ｂ）を参照すると、パターニングさ
れた第１ＰＳＧ膜１５を含む全体構造上に第２ＰＳＧ膜
を４００〜２５００Åに形成する。全面エッチング工程
によって第２ＰＳＧ膜をエッチングし、第１ＰＳＧ膜１
５パターンの側壁にスペーサ１６を形成する。スペーサ
１６が形成された第１ＰＳＧ膜１５パターンをマスクと
してポリシリコン膜１４及びトンネル酸化膜１３をエッ
チングする。
れた第１ＰＳＧ膜１５を含む全体構造上に第２ＰＳＧ膜
を４００〜２５００Åに形成する。全面エッチング工程
によって第２ＰＳＧ膜をエッチングし、第１ＰＳＧ膜１
５パターンの側壁にスペーサ１６を形成する。スペーサ
１６が形成された第１ＰＳＧ膜１５パターンをマスクと
してポリシリコン膜１４及びトンネル酸化膜１３をエッ
チングする。
【００１４】図１（ｃ）を参照すると、スペーサ１６及
び第１ＰＳＧ膜１５を除去してフローティングゲートを
形成する。第２ＰＳＧ膜によって形成されたスペーサ１
６及び第１ＰＳＧ膜１５はＨＦまたはＢＯＥによって除
去するが、好ましくは５０：１ＨＦ或いは９：１ＢＯＥ
によって除去する。
び第１ＰＳＧ膜１５を除去してフローティングゲートを
形成する。第２ＰＳＧ膜によって形成されたスペーサ１
６及び第１ＰＳＧ膜１５はＨＦまたはＢＯＥによって除
去するが、好ましくは５０：１ＨＦ或いは９：１ＢＯＥ
によって除去する。
【００１５】表１及び表２は各種の膜に対するエッチン
グ溶液によるエッチング率を示すもので、図２は前記膜
に対するＢＯＥの濃度によるエッチング率を示すグラフ
である。
グ溶液によるエッチング率を示すもので、図２は前記膜
に対するＢＯＥの濃度によるエッチング率を示すグラフ
である。
【００１６】表１に示すように、例えば５０：１ＨＦを
用いる場合、熱酸化膜は秒当り１Åエッチングされ、Ｐ
ＳＧ膜は秒当り６６Åエッチングされるので、熱酸化膜
とＰＳＧ膜は１：６６のエッチング率を有する。従っ
て、例えば厚さ１０００ÅのＰＳＧ膜が除去される場
合、フィールド酸化膜は１５.１５Å損傷される。ま
た、表２に示すように、９：１ＢＯＥを用いた場合も、
フィールド酸化膜よりＰＳＧ膜の方が大きくエッチング
されることがわかる。
用いる場合、熱酸化膜は秒当り１Åエッチングされ、Ｐ
ＳＧ膜は秒当り６６Åエッチングされるので、熱酸化膜
とＰＳＧ膜は１：６６のエッチング率を有する。従っ
て、例えば厚さ１０００ÅのＰＳＧ膜が除去される場
合、フィールド酸化膜は１５.１５Å損傷される。ま
た、表２に示すように、９：１ＢＯＥを用いた場合も、
フィールド酸化膜よりＰＳＧ膜の方が大きくエッチング
されることがわかる。
【００１７】
【表１】
【００１８】
【表２】
【００１９】
【発明の効果】上述したように、本発明によれば、フロ
ーティングゲートとして用いられるポリシリコン膜とフ
ィールド酸化膜の損傷無しにフローティングゲート間の
間隔を最小化して形成することができるため、素子のサ
イズを縮小し、素子の信頼性を向上させることができ
る。
ーティングゲートとして用いられるポリシリコン膜とフ
ィールド酸化膜の損傷無しにフローティングゲート間の
間隔を最小化して形成することができるため、素子のサ
イズを縮小し、素子の信頼性を向上させることができ
る。
【図１】図１（ａ）乃至図１（ｃ）は本発明に係るフラ
ッシュメモリ素子のフローティングゲート形成方法を説
明するための素子の断面図である。
ッシュメモリ素子のフローティングゲート形成方法を説
明するための素子の断面図である。
【図２】酸化膜とＢＯＥの濃度によるエッチング率を示
すグラフである。
すグラフである。
１１ 半導体基板 １２ フィールド酸化膜 １３ トンネル酸化膜 １４ ポリシリコン膜 １５ 第１ＰＳＧ膜 １６ スペーサ（第２ＰＳＧ膜）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 占 壽 大韓民国 京畿道 利川市 夫鉢邑 牙美 里 148−１番地 現代アパートメント105 −104 (72)発明者 李 相 範 大韓民国 忠青北道 清州市 興徳区 福 臺洞 現代２次アパートメント212−506
Claims (5)
- 【請求項１】 所定の領域にフィールド酸化膜を形成す
る半導体基板上にトンネル酸化膜及びポリシリコン膜を
形成する段階と、 前記ポリシリコン膜上に第１ＰＳＧ膜を形成した後、パ
ターニングする段階と、 全体構造の上に第２ＰＳＧ膜を形成した後、全面エッチ
ングして前記第１ＰＳＧ膜パターンの側壁にスペーサを
形成する段階と、 前記スペーサが形成された第１ＰＳＧ膜パターンをマス
クとしたエッチング工程によって前記ポリシリコン膜及
びトンネル酸化膜をエッチングする段階と、 前記第１ＰＳＧ膜パターン及びスペーサを除去する段階
とを含んでなることを特徴とするフラッシュメモリ素子
のフローティングゲート形成方法。 - 【請求項２】 前記ポリシリコン膜を４００〜１０００
Åの厚さに形成することを特徴とする請求項１記載のフ
ラッシュメモリ素子のフローティングゲート形成方法。 - 【請求項３】 前記第１ＰＳＧ膜を４００〜２５００Å
の厚さに形成することを特徴とする請求項１記載のフラ
ッシュメモリ素子のフローティングゲート形成方法。 - 【請求項４】 前記第２ＰＳＧ膜を４００〜２５００Å
の厚さに形成することを特徴とする請求項１記載のフラ
ッシュメモリ素子のフローティングゲート形成方法。 - 【請求項５】 前記第１ＰＳＧ膜及びスペーサを５０：
１ＨＦ或いは９：１ＢＯＥによって除去することを特徴
とする請求項１記載のフラッシュメモリ素子のフローテ
ィングゲート形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-35358 | 2000-06-26 | ||
| KR10-2000-0035358A KR100368322B1 (ko) | 2000-06-26 | 2000-06-26 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026159A true JP2002026159A (ja) | 2002-01-25 |
Family
ID=19673938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001094982A Pending JP2002026159A (ja) | 2000-06-26 | 2001-03-29 | フラッシュメモリ素子のフローティングゲート形成方法 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2002026159A (ja) |
| KR (1) | KR100368322B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150678A (ja) * | 2003-11-19 | 2005-06-09 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| US6969655B2 (en) | 2002-12-31 | 2005-11-29 | Dongbuanam Semiconductor, Inc. | Method of fabricating a semiconductor device that includes removing a residual conducting layer from a sidewall spacer corresponding to a gate electrode of a flash memory |
| KR100816727B1 (ko) | 2006-09-20 | 2008-03-27 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 제조방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355238B1 (ko) * | 2000-10-27 | 2002-10-11 | 삼성전자 주식회사 | 플레쉬 메모리 소자의 셀 제조 방법 |
| KR100514173B1 (ko) * | 2004-01-15 | 2005-09-09 | 삼성전자주식회사 | 반도체 장치의 게이트 형성 방법. |
| KR100824633B1 (ko) * | 2006-09-06 | 2008-04-24 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
| US10580783B2 (en) | 2018-03-01 | 2020-03-03 | Sandisk Technologies Llc | Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239459B1 (ko) * | 1996-12-26 | 2000-01-15 | 김영환 | 반도체 메모리 소자 및 그 제조방법 |
| KR100221619B1 (ko) * | 1996-12-28 | 1999-09-15 | 구본준 | 플래쉬 메모리 셀의 제조방법 |
-
2000
- 2000-06-26 KR KR10-2000-0035358A patent/KR100368322B1/ko not_active IP Right Cessation
-
2001
- 2001-03-29 JP JP2001094982A patent/JP2002026159A/ja active Pending
- 2001-06-12 US US09/879,645 patent/US6372576B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6969655B2 (en) | 2002-12-31 | 2005-11-29 | Dongbuanam Semiconductor, Inc. | Method of fabricating a semiconductor device that includes removing a residual conducting layer from a sidewall spacer corresponding to a gate electrode of a flash memory |
| JP2005150678A (ja) * | 2003-11-19 | 2005-06-09 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| KR100816727B1 (ko) | 2006-09-20 | 2008-03-27 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6372576B2 (en) | 2002-04-16 |
| KR100368322B1 (ko) | 2003-01-24 |
| US20020016038A1 (en) | 2002-02-07 |
| KR20020001146A (ko) | 2002-01-09 |
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