KR20010110006A - 비휘발성 메모리소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000010410 layer Substances 0.000 claims abstract description 62
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000007667 floating Methods 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 238000002955 isolation Methods 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
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Abstract
비휘발성 메모리소자의 제조방법이 제공된다. 이 방법은 반도체기판 상에 반도체기판의 소정영역을 노출시키는 트렌치 마스크 패턴을 형성하는 단계와, 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계와, 열산화막이 형성된 결과물의 트렌치 영역 내에 활성영역의 표면보다 높은 상부면을 갖는 절연막 패턴을 형성하는 단계와, 트렌치 마스크 패턴을 제거하여 활성영역의 표면을 노출시키는 단계와, 노출된 활성영역 상에 터널산화막을 형성하는 단계와, 터널산화막이 형성된 결과물 전면에 제1 도전막을 형성하는 단계와, 절연막 패턴의 상부면이 노출될 때까지 제1 도전막을 전면식각하여 활성영역 상부에 제1 도전막 패턴을 형성하는 단계와, 제1 도전막 패턴을 포함하는 반도체기판 전면에 게이트 층간절연막 및 제2 도전막을 차례로 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 비휘발성 메모리소자의 제조방법에 관한 것이다.
반도체소자들 중에 디램(DRAM) 및 에스램(SRAM)과 같은 메모리소자는 전원이 차단되면 메모리 셀에 저장된 전 상태의 정보가 모두 소멸되는 반면에, 플래쉬 메모리소자와 같은 비휘발성 메모리소자는 전원이 차단될지라도 메모리 셀에 저장된 전 상태의 정보가 그대로 유지되는 특성을 갖는다. 따라서, 비휘발성 메모리소자는 이동통신 단말기 또는 컴퓨터의 메모리 카드 등에 널리 사용되고 있다.
플래쉬 메모리 셀은 채널 영역 상에 100Å 이하의 얇은 터널산화막이 형성되고, 상기 터널산화막 상에 차례로 적층된 부유게이트, 게이트 층간절연막 및 제어게이트 전극을 갖는다. 상기 부유게이트는 각 셀 별로 서로 격리되도록 형성되고, 셀의 정보를 판별시키기 위한 핫 캐리어가 저장되는 노드의 역할을 한다. 이에 따라, 각 셀 별로 격리된 부유게이트를 형성하기 위하여 2회의 패터닝 공정을 사용하는 기술이 널리 사용되어 왔다. 그러나, 이와 같이 2회의 패터닝 공정을 사용하는 종래의 기술은 고집적 플래쉬 메모리 소자에 부적합한 문제점을 갖는다. 이는, 플래쉬 메모리소자의 집적도가 증가할수록 부유게이트 및 활성영역 사이의 정렬 여유도는 점점 감소하기 때문이다. 따라서, 최근에 부유게이트와 활성영역 사이의 오정렬 문제를 해결하기 위하여 자기정렬 트렌치 소자분리 기술(self-aligned trench isolation technology)을 사용하는 플래쉬 메모리 셀 제조방법이 제안된 바 있다.
도 1 내지 도 3은 자기정렬 트렌치 소자분리 기술을 사용하는 종래의 플래쉬 메모리 셀 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1) 상에 터널산화막, 도우핑된 폴리실리콘막 및 캐핑산화막을 차례로 형성한다. 상기 캐핑산화막, 폴리실리콘막 및 터널산화막을 연속적으로 패터닝하여 반도체기판(1)의 소정영역을 노출시킨다. 그 결과, 반도체기판(1)의 소정영역을 노출시키면서 차례로 적층된 터널산화막 패턴(3), 폴리실리콘 패턴(5) 및 캐핑산화막 패턴(7)이 형성된다. 상기 노출된 반도체기판(1)을 이방성 식각하여 활성영역을 한정하는 트렌치 영역(9)을 형성한다. 이에 따라, 상기 폴리실리콘 패턴(5)은 활성영역과 자기정렬된다.
도 2를 참조하면, 상기 트렌치 영역(9)을 형성하는 동안 반도체기판(1)에 가해진 식각손상을 치유하기 위하여, 상기 트렌치 영역(9)이 형성된 결과물을 열산화시키어 트렌치 측벽 및 바닥에 열산화막(11a)을 형성한다. 이때, 상기 폴리실리콘 패턴(5)의 측벽에도 열산화막(11b)이 형성된다. 폴리실리콘 패턴(5)의 측벽에 형성된 열산화막(11b)는 도시된 바와 같이 트렌치 영역(9)의 측벽에 형성된 열산화막(11a)보다 두껍게 형성된다. 이는, 다결정 구조를 갖는 폴리실리콘 패턴(5)의 표면이 열산화되는 속도가 단결정 구조를 갖는 반도체기판(1)의 표면이 열산화되는 속도보다 훨씬 빠르기 때문이다. 따라서, 열산화된 폴리실리콘 패턴(5)의 폭은 활성영역의 폭보다 작다. 상기 열산화막(11a, 11b)이 형성된 결과물 전면에 트렌치 영역(9)을 채우는 절연막(13), 예컨대 CVD 산화막을 형성한다.
도 3을 참조하면, 상기 폴리실리콘 패턴(5)이 노출될 때까지 절연막(13)을 전면식각하여 트렌치 영역(9)의 내부에 소자분리막(13a)을 형성한다. 이때, 소자분리막(13a)의 상부면이 폴리실리콘 패턴(5)의 상부면보다 낮도록 절연막(13)을 과도식각하여 폴리실리콘 패턴(5)의 상부측벽을 노출시키는 것이 바람직하다. 이는, 후속공정에서 형성되는 부유게이트와 제어게이트 전극 사이의 오버랩 면적을 증가시키어 커플링 비율을 증가시키기 위함이다.
이어서, 상기 소자분리막(13a)이 형성된 결과물 전면에 게이트 층간절연막(15) 및 도전막(17)을 차례로 형성한다. 상기 도전막(17) 및 게이트 층간절연막(15) 및 폴리실리콘 패턴(5)을 연속적으로 패터닝하여 상기 소자분리막들(13a) 및 이들 사이의 활성영역들을 가로지르는 제어게이트 전극들(도시하지 않음)을 형성한다. 이때, 상기 제어게이트 전극들 및 활성영역이 교차하는부분에 상기 폴리실리콘 패턴(5)이 패터닝되어 서로 격리된 부유게이트들이 형성된다.
상술한 바와 같이 종래기술에 따르면, 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하기 위한 공정을 실시하는 동안 폴리실리콘 패턴의 측벽에 두꺼운 열산화막이 동시에 형성된다. 이에 따라, 0.5㎛ 또는 그 이하의 좁은 활성영역이 요구되는 고집적 플래쉬 메모리소자의 셀을 형성하는 경우에, 활성영역 상에 잔존하는 부유게이트의 폭이 활성영역의 폭보다 작아지는 문제점이 발생한다. 특히, 활성영역 및 이들 사이의 트렌치 영역의 표면에 불순물을 주입하여 매립된 공통 소오스라인을 형성하는 기술을 채택하는 경우에는, 트렌치 영역의 하부코너 부분을 둥글게 형성하기 위하여 트렌치 영역을 형성한 후에 두꺼운 열산화막을 형성하여야 한다. 이때, 폴리실리콘 패턴의 폭은 더욱 좁아지거나 아예 잔존하지 않을 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 부유게이트 폭이 활성영역의 폭보다 감소하는 현상을 방지하면서 활성영역과 자기정렬된 부유게이트를 형성할 수 있는 비휘발성 메모리소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 3은 종래의 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이고,
도 4 내지 도 7은 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 마스크 패턴을 형성하는 단계와, 상기 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계와, 상기 열산화막이 형성된 결과물의 트렌치 영역 내에 상기 활성영역의 표면보다 높은 상부면을 갖는 절연막 패턴을 형성하는 단계와, 상기 트렌치 마스크 패턴을 제거하여 상기 활성영역의 표면을 노출시키는 단계와, 상기 노출된 활성영역 상에 터널산화막을 형성하는 단계와, 상기 터널산화막이 형성된 결과물 전면에 제1 도전막을 형성하는 단계와, 상기 절연막 패턴의 상부면이 노출될 때까지 상기 제1 도전막을 전면식각하여 상기 활성영역 상부에 제1 도전막 패턴을 형성하는 단계와, 상기 제1 도전막 패턴을 포함하는 반도체기판 전면에 게이트 층간절연막 및 제2 도전막을 차례로 형성하는 단계를 포함하는 비휘발성 메모리소자의 제조방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4를 참조하면, 실리콘기판과 같은 반도체기판(51) 상에 패드산화막 및 패드질화막을 차례로 형성한다. 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키면서 차례로 적층된 패드산화막 패턴(53) 및 패드질화막 패턴(55)을 형성한다. 상기 패드산화막 패턴(53) 및 패드질화막 패턴(55)은 트렌치 마스크 패턴(56)을 구성한다. 상기 트렌치 마스크 패턴(56)은 패드산화막 패턴(53) 및 패드질화막 패턴(55) 이외에 반도체기판(51)과 식각선택비를 갖는 다른 물질로 형성할 수도 있다. 상기 트렌치 마스크 패턴(56)을 식각 마스크로 사용하여 상기 노출된 반도체기판(1)을 식각하여 활성영역을 한정하는 트렌치 영역(57)을 형성한다. 상기 트렌치 영역(57)은 통상의 이방성 건식식각 공정을 사용하여 형성한다. 이어서, 상기 트렌치 영역(57)이 형성된 결과물을 열산화시키어 트렌치 영역(57)의 측벽 및 바닥에 열산화막(59)을 형성한다. 상기 열산화막(59)은 트렌치 영역(57)의 측벽 및 바닥에 가해진 식각손상을 치유하기 위하여 형성한다.
도 5를 참조하면, 상기 열산화막(59)이 형성된 반도체기판의 전면에 상기 트렌치 영역(57)을 채우는 절연막, 예컨대 단차도포성이 우수한 CVD 산화막을 형성한다. 상기 절연막은 콘포말한 실리콘질화막 및 CVD 산화막을 차례로 적층시키어 형성할 수도 있다. 이어서, 상기 트렌치 마스크 패턴(56)의 상부면이 노출될 때까지 상기 절연막을 전면식각한다. 그 결과, 트렌치 영역(57) 내에 활성영역의 표면보다 높은 상부면을 갖는 절연막 패턴(61)이 형성된다. 다음에, 상기 패드질화막 패턴(55) 및 패드산화막 패턴(53)을 차례로 제거하여 활성영역의 표면을 노출시킨다. 상기 패드질화막 패턴(55)은 인산용액을 사용하는 습식식각 공정으로 제거하는 것이 바람직하고, 상기 패드산화막 패턴(53)은 완충산화막 식각용액(BOE; buffered oxide etchant)을 사용하는 습식식각 공정으로 제거하는 것이 바람직하다.
계속해서, 상기 노출된 활성영역 상에 100Å 이하의 얇은 터널산화막(63)을 형성한다. 상기 터널산화막(63)은 열산화 공정으로 형성한다. 상기 터널산화막(63)이 형성된 결과물 전면에 제1 도전막(65), 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 제1 도전막(65)은 적어도 상기 절연막 패턴들(61) 사이의 갭 영역(gap region)이 완전히 채워지도록 두껍게 형성한다. 이에 따라, 상기 절연막 패턴(61)의 폭(W1) 및 이들 사이의 간격(W2)은 각각 트렌치 영역(도 4의 57)의 폭 및 활성영역의 폭과 거의 동일한 크기를 유지한다.
도 6을 참조하면, 상기 절연막 패턴(61)의 상부면이 노출될 때까지 상기 제1 도전막(65)을 전면식각하여 절연막 패턴들(61) 사이에 활성영역과 자기정렬된 제1 도전막 패턴(65a)을 형성한다. 상기 전면식각 공정은 에치백 공정 또는 화학기계적 연마 공정으로 실시하는 것이 바람직하다. 이에 따라, 상기 활성영역 상부에 형성되는 제1 도전막 패턴(65a)은 적어도 상기 활성영역의 폭을 갖는다.
도 7을 참조하면, 도 6의 노출된 절연막 패턴(61)을 리세스시키어 제1 도전막 패턴(65a)의 상부측벽을 노출시키는 소자분리막(61a)을 형성하는 것이 바람직하다. 이는, 후속공정에서 형성되는 제어게이트 전극과 부유게이트가 오버랩되는 면적을 증가시키어 커플링 비율을 증가시키기 위함이다. 이어서, 상기 소자분리막(61a)이 형성된 결과물 전면에 게이트 층간절연막(67) 및 제2 도전막(72)을 차례로 형성한다. 상기 게이트 층간절연막(67)은 높은 유전상수를 갖는 고유전체막으로 형성하는 것이 바람직하다. 예를 들면, 상기 게이트 층간절연막(67)은 O/N/O(oxide/nitride/oxide)막과 같은 다층의 유전체막으로 형성할 수도 있다. 또한, 상기 제2 도전막(72)은 도우핑된 폴리실리콘막(69) 및 금속실리사이드막(71)을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 금속실리사이드막(71)은 텅스텐 실리사이드막과 같은 내화성 금속실리사이드막으로 형성하는 것이 바람직하다.
이어서, 도시하지는 않았지만, 상기 제2 도전막(72), 게이트 층간절연막(67) 및 제1 도전막 패턴(65a)을 연속적으로 패터닝하여 상기 소자분리막들(61a) 및 이들 사이의 활성영역들을 가로지르는 제2 도전막 패턴을 형성함과 동시에 상기 제2도전막 패턴 및 활성영역이 교차하는 부분에 격리된 부유게이트를 형성한다. 상기 제2 도전막 패턴은 제어게이트 전극, 즉 워드라인 역할을 한다.
상술한 바와 같이 본 발명에 따르면, 트렌치 영역을 채우는 절연막 패턴을 형성한 후에 상기 절연막 패턴들 사이에 활성영역에 대하여 자기정렬된 제1 도전막 패턴을 형성함으로써, 트렌치 영역의 측벽 및 바닥을 열산화시키는 도중에 제1 도전막 패턴의 측벽이 열산화되는 것을 방지할 수 있다. 이에 따라, 활성영역보다 좁은 폭을 갖는 부유게이트가 형성되는 것을 방지할 수 있으므로 고집적 비휘발성 메모리소자, 즉 고집적 플래쉬 메모리소자에 적합한 셀을 구현할 수 있다.
Claims (3)
- 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 마스크 패턴을 형성하는 단계;상기 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계;상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계;상기 열산화막이 형성된 결과물의 트렌치 영역 내에 상기 활성영역의 표면보다 높은 상부면을 갖는 절연막 패턴을 형성하는 단계;상기 트렌치 마스크 패턴을 제거하여 상기 활성영역의 표면을 노출시키는 단계;상기 노출된 활성영역 상에 터널산화막을 형성하는 단계;상기 터널산화막이 형성된 결과물 전면에 제1 도전막을 형성하는 단계;상기 절연막 패턴의 상부면이 노출될 때까지 상기 제1 도전막을 전면식각하여 상기 활성영역 상부에 제1 도전막 패턴을 형성하는 단계; 및상기 제1 도전막 패턴을 포함하는 반도체기판 전면에 게이트 층간절연막 및 제2 도전막을 차례로 형성하는 단계를 포함하는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 층간절연막을 형성하는 단계 전에상기 노출된 절연막 패턴을 리세스시키어 상기 제1 도전막 패턴의 상부측벽을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 제2 도전막, 상기 게이트 층간절연막 및 상기 제1 도전막 패턴을 연속적으로 패터닝하여 상기 활성영역을 가로지르는 제2 도전막 패턴으로 이루어진 제어게이트 전극을 형성함과 동시에 상기 제2 도전막 패턴 및 상기 활성영역이 교차하는 부분에 상기 제1 도전막 패턴으로 이루어진 부유게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000030880A KR20010110006A (ko) | 2000-06-05 | 2000-06-05 | 비휘발성 메모리소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000030880A KR20010110006A (ko) | 2000-06-05 | 2000-06-05 | 비휘발성 메모리소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010110006A true KR20010110006A (ko) | 2001-12-12 |
Family
ID=45927884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000030880A KR20010110006A (ko) | 2000-06-05 | 2000-06-05 | 비휘발성 메모리소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010110006A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705938B1 (ko) * | 2004-07-02 | 2007-04-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| KR100776909B1 (ko) * | 2006-02-22 | 2007-11-19 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조 방법 |
| KR100850108B1 (ko) * | 2006-12-28 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 플레쉬 메모리 소자의 부유 게이트 형성 방법 |
-
2000
- 2000-06-05 KR KR1020000030880A patent/KR20010110006A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705938B1 (ko) * | 2004-07-02 | 2007-04-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| KR100776909B1 (ko) * | 2006-02-22 | 2007-11-19 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조 방법 |
| KR100850108B1 (ko) * | 2006-12-28 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 플레쉬 메모리 소자의 부유 게이트 형성 방법 |
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