KR100731069B1 - 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법 - Google Patents

Abstract

본 발명은 플로팅 게이트의 면적을 넓힘과 동시에 커플링 비(coupling ratio)를 증가시키도록 한 플래시 메모리 소자의 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법에 관한 것으로서, 반도체 기판상에 터널링 산화막을 개재하여 상부면이 볼록한 형상을 갖는 렌즈 형태로 형성되는 플로팅 게이트를 포함하여 구성됨을 특징으로 한다

플래시 메모리, 플로팅 게이트, 식각 선택비, 렌즈

Description

플래시 메모리 소자의 플로팅 게이트 및 그 형성방법{floating gate of flash memory device and method for fabricating the same}

도 1은 본 발명에 의한 플래시 메모리 소자의 플로팅 게이트를 나타낸 단면도

도 2a 내지 도 2e는 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 나타낸 공정 단면도

도면의 주요 부분에 대한 부호의 설명

101 : 반도체 기판 102 : 터널링 산화막

103 : 폴리 실리콘막 104 : 감광막

104a : 리플로우된 감광막 105 : 플로팅 게이트

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 플로팅 게이트의 면적을 넓힘과 동시에 커플링 비를 향상시키도록 한 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법에 관한 것이다.

일반적으로 플래시 메모리(flash memory)는 비휘발성 메모리(nonviolation memory)로 기기부품용도로 시작하여 현재는 매스 스토리지(mass storage) 용도로써 그 활용도가 증가되고 있으며, 칩 집적도 또한 증가하고 있다.

한편, 플래시 메모리는 일반 로직(logic)에 임베디드(embedded)되어 그 제품이 다양하게 응용되고 있다.

따라서 제조 비용과 전력 손실을 줄이는 것이 현재 문제로 대두되고 있다.

제조 비용을 줄이기 위해서는 칩 사이드(chip size)를 줄이고, 공정을 단순화하는 방법을 찾아야 하는 데 현재 칩 사이즈의 감소는 포토 프로세스(photo process)의 비약적인 발전으로 디자인 룰(design rule)이 현재 0.10㎛까지 내려가고 있는 실정이다.

또한, 공정의 단순화는 직접적으로는 생산 원가의 절감에 큰 영향을 주는 것이 당연하지만, 수율 측면에서도 불량을 발생시킬 수 있는 공정을 제거함으로써 생산원가를 줄일 수가 있게 된다.

한편, 플래시 메모리 소자의 설계에 있어서, 플로팅 게이트(floating gate)의 캐패시턴스(capacitance)는 보다 높은 플로팅 게이트 전압(floating gate voltage)을 콘트롤 게이트(control gate)로부터 커플링(coupling)하기 위하여 높은 캐패시턴스가 요구된다.

상기와 같이 요구되는 높은 캐패시턴스를 얻는 방법으로 플로팅 게이트와 콘트롤 게이트간의 오버랩(overlap)을 증가시키는 방법, 층간 유전율이 높은 물질을 사용하는 방법, 그리고 층간 유전막의 두께를 낮추는 방법 등이 있다.

후자의 두 가지 방법은 나름대로 장점은 있으나 누설전류가 크다는 단점이 있다.

따라서 높은 캐패시턴스를 얻기 위하여 플로팅 게이트와 콘트롤 게이트간의 오버랩을 증가시키는 방법을 주로 사용하는데, 면적을 증가시키는 단순한 방법은 그 방법만큼이나 쉽게 셀 면적을 증가시키는 단점이 있으며, 이를 해소하기 위한 방법으로 평면의 중첩면적대신에 측벽의 중첩면적을 증가시키는 방법이 있으나 이 또한 평탄화 측면에서 많은 문제점을 유발한다.

이러한 면적 증가 방법중의 하나는 플로팅 게이트의 모양을 요철로 하는 것이 있다.

즉, 1차로 플로팅 게이트를 형성한 다음 다시 마스크(mask) 공정을 진행하여 플로팅 게이트 내부를 소정 두께만큼 제거하여 요철로 만드는 것이 있다.

이 경우 요철에 의한 면적 증가로 플로팅 게이트의 캐패시턴스가 증가되고, 결과적으로 플래시 메모리의 커플링 비(coupling ratio)를 증가시키게 된다.

그러나 이러한 방법은 마스크 공정을 2회나 해야 된다는 데 단점 즉, 공정이 복잡하고 제조 비용이 증가한다는 문제점이 있다.

본 발명은 상기와 같은 종래의 문제를 해결하기 위한 것으로 플로팅 게이트의 면적을 넓힘과 동시에 커플링 비(coupling ratio)를 증가시키도록 한 플래시 메모리 소자의 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트는 반도체 기판상에 터널링 산화막을 개재하여 상부면이 볼록한 형상을 갖는 렌즈 형태로 형성되는 플로팅 게이트를 포함하여 구성됨을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 소자의 플로팅 게이트 형성방법은 반도체 기판상에 터널링 산화막을 형성하는 단계와, 상기 터널링 산화막상에 도전성 박막을 형성하는 단계와, 상기 도전성 박막상에 감광막을 도포한 후 선택적으로 패터닝하여 플로팅 게이트 영역을 정의하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 도전성 박막을 표면으로부터 소정두께만큼 선택적으로 제거하는 단계와, 상기 감광막에 열 공정을 실시하여 상부면이 볼록한 형상을 갖는 렌즈 형태로 리플로우하는 단계와, 상기 리플로우된 감광막과 도전성 박막을 동시에 식각하여 상부면 볼록한 형상을 갖는 렌즈 형태의 플로팅 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법을 보다 상세히 설명하면 다음과 같다.

도 1은 본 발명에 의한 플래시 메모리 소자의 플로팅 게이트를 나타낸 단면도이다.

도 1에 도시한 바와 같이, 반도체 기판(101)상에 터널링 산화막(102)을 개재하여 상부면이 볼록한 형상을 갖는 렌즈 형태로 형성되는 플로팅 게이트(105)로 이루어져 있다.

도 2a 내지 도 2e는 본 발명에 의한 플래시 메모리 소자의 플로팅 게이트 형 성방법을 나타낸 공정 단면도이다.

도 2a에 도시한 바와 같이, 반도체 기판(101)상에 터널링 산화막(102)을 80 ~ 120Å의 두께로 형성하고, 상기 터널링 산화막(102)상에 플로팅 게이트용 폴리 실리콘막(103)을 900 ~ 1100Å의 두께로 형성한다.

여기서, 상기 폴리 실리콘막(103)은 이후에 도포되는 감광막과의 식각 선택비에 따라 그 두께를 조절하여 형성할 수 있다.

도 2b에 도시한 바와 같이, 상기 폴리 실리콘막(103)을 포함한 반도체 기판(101)의 전면에 감광막(104)을 도포한 후, 노광 및 현상 공정으로 상기 감광막(104)을 선택적으로 패터닝하여 플로팅 게이트 영역을 정의한다.

여기서, 상기 감광막(104)을 도포한 후, 상기 감광막(104)상에 반사 방지막(도시되지 않음)을 약 600Å의 두께로 형성할 수도 있다.

한편, 상기 감광막(104)의 도포에는, 스핀 코트, 스프레이 코트, 딥 코트 등의 방법이 있지만, 웨이퍼를 진공에서 척해서 고속 회전시키면서 하는 스핀 코트가 안정성, 균일성의 점에서 유리하다.

다음에, 원하는 패턴에 대응한 포토 마스크(도시되지 않음)를 포토레지스트(104)상에 배치한 후, 노광(露光) 공정과 현상공정을 통해 소망하는 원하는 사이즈를 갖도록 포토레지스트 패턴을 형성한다.

여기서 상기 현상 방법에는 침적에 의한 것과 스프레이에 의한 것이 있다. 전자에서는 온도, 농도, 경시(經時) 변화 등의 관리가 곤란하지만, 후자에서는 관리는 비교적 용이하다. 현재는 스프레이 방식으로 인 라인화한 장치가 널리 사용된 다.

도 2c에 도시한 바와 같이, 상기 패터닝된 감광막(104)을 마스크로 이용하여 상기 폴리 실리콘막(103)을 표면으로부터 소정두께만큼 선택적으로 제거한다.

여기서, 상기 소정 두께만큼 제거되는 폴리 실리콘막(103)의 두께는 처음 두께의 1/2정도이다.

도 2d에 도시한 바와 같이, 상기 감광막(104)에 열 공정을 실시하여 상기 감광막(104)을 리플로우(reflow)함으로써 상부면 볼록한 형상을 갖는 렌즈 형태의 감광막(104a)으로 형성한다.

여기서, 상기 열 공정은 200 ~ 300℃에서 진행한다.

도 2e에 도시한 바와 같이, 상기 리플로우된 감광막(104a)과 잔류하는 폴리 실리콘막(103)을 1:1 식각 선택비로 동시에 식각하여 상부면이 볼록한 형상을 갖는 렌즈 형태의 플로팅 게이트(105)를 형성한다.

이어, 상기 플로팅 게이트(105)를 형성한 후 잔류하는 감광막(104a) 및 이물질을 제거하고 세정 공정을 실시한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

이상에서 설명한 바와 같은 본 발명에 따른 플래시 메모리 소자의 플로팅 게 이트 및 그 형성방법은 다음과 같은 효과가 있다.

즉, 단순한 공정으로 플로팅 게이트의 상부면을 볼록한 형상을 갖는 렌즈 형태로 형성함으로써 플로팅 게이트의 면적을 넓힘과 동시에 커플링 비를 크게 할 수 있다.

Claims (5)

1. 삭제
2. 반도체 기판상에 터널링 산화막을 형성하는 단계;

   상기 터널링 산화막상에 도전성 박막을 형성하는 단계;

   상기 도전성 박막상에 감광막을 도포한 후 선택적으로 패터닝하여 플로팅 게이트 영역을 정의하는 단계;

   상기 패터닝된 감광막을 마스크로 이용하여 상기 도전성 박막을 표면으로부터 소정두께만큼 선택적으로 제거하는 단계;

   상기 감광막에 열 공정을 실시하여 상부면이 볼록한 형상을 갖는 렌즈 형태로 리플로우하는 단계;

   상기 리플로우된 감광막과 도전성 박막을 동시에 식각하여 상부면 볼록한 형상을 갖는 렌즈 형태의 플로팅 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
3. 제 2 항에 있어서, 상기 리플로우된 감광막과 도전성 박막은 1:1 선택비로 식각하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
4. 제 2 항에 있어서, 상기 열 공정은 200 ~ 300℃에서 실시하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
5. 제 4 항에 있어서, 상기 도전성 박막은 감광막과 도전성 박막의 식각 선택비에 따라 도전성 박막의 두께를 조절하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.

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