JP2023140085A - 半導体装置および半導体記憶装置 - Google Patents

半導体装置および半導体記憶装置 Download PDF

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信美 斉藤
Nobumi Saito
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光太郎 野田
Kotaro Noda
貴誉 秋田
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Abstract

Figure 2023140085000001
【課題】半導体装置および半導体記憶装置の信頼性の低下を抑制する
【解決手段】半導体装置は、第１方向に延在する酸化物半導体層と、第１方向と交差する第２方向において酸化物半導体層に重畳するゲート電極と、ゲート電極と酸化物半導体層との間に設けられたゲート絶縁膜と、第１方向において酸化物半導体層の上に設けられるとともに導電性酸化物を含む第１の導電層と、第１方向において第１の導電層の上に設けられるとともに金属元素を含む第２の導電層と、第２の導電層の側面に接する第１の保護膜と、第１の導電層の側面または上面の少なくとも一部に接する第２の保護膜と、を具備する。第１の保護膜および第２の保護膜のそれぞれは、第２の導電層よりも酸素の拡散係数が小さい材料を含む。
【選択図】図４

Description

本発明の実施形態は、半導体装置および半導体記憶装置に関する。
ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。
国際公開第２０２１／１０６０９０号
実施形態の発明が解決しようとする課題は、半導体装置および半導体記憶装置の信頼性の低下を抑制することである。
実施形態の半導体装置は、第１方向に延在する酸化物半導体層と、第１方向と交差する第２方向において酸化物半導体層に重畳するゲート電極と、ゲート電極と酸化物半導体層との間に設けられたゲート絶縁膜と、第１方向において酸化物半導体層の上に設けられるとともに導電性酸化物を含む第１の導電層と、第１方向において第１の導電層の上に設けられるとともに金属元素を含む第２の導電層と、第２の導電層の側面に接する第１の保護膜と、第１の導電層の側面または上面の少なくとも一部に接する第２の保護膜と、を具備する。第１の保護膜および第２の保護膜のそれぞれは、第２の導電層よりも酸素の拡散係数が小さい材料を含む。
メモリセルアレイの回路構成例を説明するための回路図である。 半導体記憶装置の構造例を説明するための断面模式図である。 メモリセルアレイの構造例を説明するための断面模式図である。 メモリセルアレイの第１の構造例を説明するための断面模式図である。 第１の構造例の製造方法例を説明するための断面模式図である。 第１の構造例の製造方法例を説明するための断面模式図である。 第１の構造例の製造方法例を説明するための断面模式図である。 第１の構造例の製造方法例を説明するための断面模式図である。 第１の構造例の製造方法例を説明するための断面模式図である。 第１の構造例の製造方法例を説明するための断面模式図である。 第１の構造例の製造方法例を説明するための断面模式図である。 第１の構造例の製造方法例を説明するための断面模式図である。 メモリセルアレイの第２の構造例を説明するための断面模式図である。 メモリセルアレイの第２の構造例を説明するための断面模式図である。 第２の構造例の製造方法例を説明するための断面模式図である。 第２の構造例の製造方法例を説明するための断面模式図である。 メモリセルアレイの第３の構造例を説明するための断面模式図である。 第３の構造例の製造方法例を説明するための断面模式図である。 第３の構造例の製造方法例を説明するための断面模式図である。 第３の構造例の製造方法例を説明するための断面模式図である。 第３の構造例の製造方法例を説明するための断面模式図である。 第３の構造例の製造方法例を説明するための断面模式図である。 第３の構造例の製造方法例を説明するための断面模式図である。 第３の構造例の製造方法例を説明するための断面模式図である。 メモリセルアレイの第４の構造例を説明するための断面模式図である。 第４の構造例の製造方法例を説明するための断面模式図である。 第４の構造例の製造方法例を説明するための断面模式図である。 第４の構造例の製造方法例を説明するための断面模式図である。 第４の構造例の製造方法例を説明するための断面模式図である。 第４の構造例の製造方法例を説明するための断面模式図である。 第４の構造例の製造方法例を説明するための断面模式図である。 第４の構造例の製造方法例を説明するための断面模式図である。 メモリセルアレイの第５の構造例を説明するための断面模式図である。 第５の構造例の製造方法例を説明するための断面模式図である。 第５の構造例の製造方法例を説明するための断面模式図である。 第５の構造例の製造方法例を説明するための断面模式図である。 第５の構造例の製造方法例を説明するための断面模式図である。 第５の構造例の製造方法例を説明するための断面模式図である。 第５の構造例の製造方法例を説明するための断面模式図である。 第５の構造例の製造方法例を説明するための断面模式図である。 メモリセルアレイの第６の構造例を説明するための断面模式図である。 メモリセルアレイの第６の構造例を説明するための断面模式図である。 第６の構造例の製造方法例を説明するための断面模式図である。 第６の構造例の製造方法例を説明するための断面模式図である。 第６の構造例の製造方法例を説明するための断面模式図である。 第６の構造例の製造方法例を説明するための断面模式図である。 メモリセルアレイの第７の構造例を説明するための断面模式図である。 メモリセルアレイの第７の構造例を説明するための断面模式図である。 メモリセルアレイの第７の構造例を説明するための断面模式図である。 メモリセルアレイの第７の構造例を説明するための断面模式図である。 メモリセルアレイの第７の構造例を説明するための断面模式図である。 メモリセルアレイの第７の構造例を説明するための断面模式図である。 メモリセルアレイの第７の構造例を説明するための断面模式図である。 メモリセルアレイの第７の構造例を説明するための断面模式図である。 メモリセルアレイの第７の構造例を説明するための断面模式図である。 第７の構造例の製造方法例を説明するための断面模式図である。 第７の構造例の製造方法例を説明するための断面模式図である。 メモリセルアレイの第８の構造例を説明するための断面模式図である。 メモリセルアレイの第８の構造例を説明するための断面模式図である。 第８の構造例の製造方法例を説明するための断面模式図である。 第８の構造例の製造方法例を説明するための断面模式図である。 第８の構造例の製造方法例を説明するための断面模式図である。 第８の構造例の製造方法例を説明するための断面模式図である。 第８の構造例の製造方法例を説明するための断面模式図である。 第８の構造例の製造方法例を説明するための断面模式図である。 メモリセルアレイの第９の構造例を説明するための断面模式図である。 メモリセルアレイの第９の構造例を説明するための断面模式図である。 メモリセルアレイの第９の構造例を説明するための断面模式図である。 メモリセルアレイの第９の構造例を説明するための断面模式図である。 メモリセルアレイの第９の構造例を説明するための断面模式図である。 メモリセルアレイの第９の構造例を説明するための断面模式図である。 メモリセルアレイの第９の構造例を説明するための断面模式図である。 メモリセルアレイの第９の構造例を説明するための断面模式図である。 第９の構造例の製造方法例を説明するための断面模式図である。 第９の構造例の製造方法例を説明するための断面模式図である。
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
実施形態の半導体記憶装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、メモリセルアレイを有する。
図１は、メモリセルアレイの回路構成例を説明するための回路図である。図１は、複数のメモリセルＭＣと、複数のワード線ＷＬ（ワード線ＷＬｎ、ワード線ＷＬｎ＋１、ワード線ＷＬｎ＋２、ｎは整数）と、複数のビット線ＢＬ（ビット線ＢＬｍ、ビット線ＢＬｍ＋１、ビット線ＢＬｍ＋２、ｍは整数）と、を図示する。
複数のメモリセルＭＣは、行列方向に配列され、メモリセルアレイを形成する。それぞれのメモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を備える。メモリトランジスタＭＴＲのゲートは対応するワード線ＷＬに接続され、ソースまたはドレインの一方は対応するビット線ＢＬに接続される。メモリキャパシタＭＣＰの一方の電極はメモリトランジスタＭＴＲのソースまたはドレインの他方に接続され、他方の電極は図示しないが特定の電位を供給する電源線に接続される。メモリセルＭＣは、ワード線ＷＬによるメモリトランジスタＭＴＲのスイッチングによりビット線ＢＬからメモリキャパシタＭＣＰに電荷を蓄積してデータを保持できる。複数のメモリセルＭＣの数は、図１に示す数に限定されない。
図２は、半導体記憶装置の構造例を説明するための断面模式図であり、半導体記憶装置のＹ軸とＹ軸に直交するＺ軸とを含むＹ－Ｚ断面の一部を示す。
図２に示す半導体記憶装置は、半導体基板１０と、回路１１と、電気伝導体２１と、絶縁膜２２と、導電体２３と、電気伝導体２４と、電気伝導体２５と、導電性酸化物層３２と、導電体３３と、絶縁層３４と、絶縁層３５と、酸化物半導体層４１と、導電層４２と、絶縁層４３と、絶縁層４５と、導電性酸化物層５１と、導電層５２と、絶縁層６３と、を備える。
回路１１は、例えばセンスアンプ等の周辺回路を構成する。回路１１は、例えばＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）、Ｎチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）等の電界効果トランジスタを有する。回路１１の電界効果トランジスタは、例えば単結晶シリコン基板等の半導体基板１０を用いて形成可能であり、Ｐｃｈ－ＦＥＴおよびＮｃｈ－ＦＥＴは、半導体基板１０にチャネル領域とソース領域とドレイン領域とを有する。なお、半導体基板１０はＰ型の導電型を有していてもよい。なお、図２は、便宜のため、回路１１の電界効果トランジスタを図示する。
電気伝導体２１、絶縁膜２２、電気伝導体２４、および電気伝導体２５は、キャパシタ２０を形成する。キャパシタ２０は、メモリセルＭＣのメモリキャパシタＭＣＰである。図２は、４つのキャパシタ２０を図示するが、キャパシタ２０の数は、４つに限定されない。
キャパシタ２０は、いわゆるピラー型キャパシタ、シリンダー型キャパシタ等の３次元キャパシタである。電気伝導体２１は、メモリキャパシタＭＣＰの第１の電極としての機能を有する。絶縁膜２２は、メモリキャパシタＭＣＰの誘電体層としての機能を有する。導電体２３は、メモリキャパシタＭＣＰの第２の電極としての機能を有する。電気伝導体２４は、電気伝導体２１と絶縁膜２２との間に設けられる。電気伝導体２５は、絶縁膜２２と絶縁層３４との間および絶縁膜２２と導電体２３との間に設けられる。
電気伝導体２１は、例えばアモルファスシリコン等の材料を含む。絶縁膜２２は、例えば酸化ハフニウム等の材料を含む。導電体２３、電気伝導体２４、および電気伝導体２５は、例えばタングステン、窒化チタン等の材料を含む。
導電性酸化物層３２は、電気伝導体２１の上に設けられる。導電性酸化物層３２は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。
導電体３３は、回路１１に電気的に接続される。導電体３３は、ビアとしての機能を有する。導電体３３は、例えば銅を含む。
絶縁層３４は、例えば複数のキャパシタ２０間に設けられる。絶縁層３４は、例えばシリコンと酸素とを含む。
絶縁層３５は、絶縁層３４の上に設けられる。絶縁層３５は、例えばシリコンと窒素とを含む。
酸化物半導体層４１、導電層４２、および絶縁層４３は、電界効果トランジスタ４０を形成する。電界効果トランジスタ４０は、メモリセルＭＣのメモリトランジスタＭＴＲである。電界効果トランジスタ４０は、キャパシタ２０の上方に設けられる。
酸化物半導体層４１は、例えばＺ軸方向に延在する柱状体である。酸化物半導体層４１は、電界効果トランジスタ４０のチャネルを形成する。酸化物半導体層４１は、例えばインジウム（Ｉｎ）を含む。酸化物半導体層４１は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。一例として、インジウム、ガリウム、及び、亜鉛を含む酸化物（インジウム－ガリウム－亜鉛－酸化物）、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）を含む。
酸化物半導体層４１のＺ軸方向の一端は、導電性酸化物層５１を介して導電層５２に接続され、電界効果トランジスタ４０のソースまたはドレインの一方として機能し、他端が導電性酸化物層３２に接続され、電界効果トランジスタ４０のソースまたはドレインの他方として機能する。このとき、導電性酸化物層３２は、キャパシタ２０の電気伝導体２１と電界効果トランジスタ４０の酸化物半導体層４１との間に設けられ、電界効果トランジスタ４０のソース電極またはドレイン電極の他方として機能する。導電性酸化物層３２は、電界効果トランジスタ４０の酸化物半導体層４１と同様に金属酸化物を含むため、電界効果トランジスタ４０と導電性酸化物層３２との接続抵抗を低減できる。
導電層４２は、Ｙ軸方向に延在する。導電層４２は、Ｘ―Ｙ平面において絶縁層４３を挟んで酸化物半導体層４１に重畳する。導電層４２は、電界効果トランジスタ４０のゲート電極を形成するとともに、ワード線ＷＬを形成する。導電層４２は、例えば金属、金属化合物、又は、半導体を含む。導電層４２は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む。導電層４２は導電体３３に接続される。
絶縁層４３は、Ｘ―Ｙ平面において、酸化物半導体層４１と導電層４２との間に設けられる。絶縁層４３は、電界効果トランジスタ４０のゲート絶縁膜を形成する。絶縁層４３は、例えば、シリコンと、酸素または窒素と、を含む。
電界効果トランジスタ４０は、ゲート電極がチャネルを囲んで配置される、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。ＳＧＴにより半導体記憶装置の面積を小さくできる。
酸化物半導体を含むチャネル層を有する電界効果トランジスタは、半導体基板１０に設けられた電界効果トランジスタよりもオフリーク電流が低い。よって、例えばメモリセルＭＣに保持されたデータを長く保持できるため、リフレッシュ動作の回数を減らすことができる。また、酸化物半導体を含むチャネル層を有する電界効果トランジスタは、低温プロセスで形成可能であるため、キャパシタ２０に熱ストレスを与えることを抑制できる。
絶縁層４５は、例えば複数の電界効果トランジスタ４０の間に設けられる。絶縁層４５は、例えばシリコンと酸素とを含む。
導電性酸化物層５１は、酸化物半導体層４１の上に設けられる。導電性酸化物層５１は、導電性酸化物を含む導電層である。導電性酸化物層５１は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。
導電性酸化物層５１は、電界効果トランジスタ４０の酸化物半導体層４１に接して設けられ、電界効果トランジスタ４０のソース電極またはドレイン電極の一方として機能する。導電性酸化物層５１は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。導電性酸化物層５１は、酸化物半導体層４１と同様に金属酸化物を含むため、電界効果トランジスタ４０と導電性酸化物層５１との接続抵抗を低減できる。
導電層５２は、導電性酸化物層５１の少なくとも一部の上に設けられる。導電層５２は、図示しないビット線ＢＬに電気的に接続される電極を形成する。導電層５２は、金属元素を含む。導電層５２は、例えばタングステン、窒化チタン等の材料を含む。
導電層５２は、電界効果トランジスタ４０の上方において導電性酸化物層５１に接して設けられ、導電性酸化物層５１を介して電界効果トランジスタ４０の酸化物半導体層４１に接続される。導電性酸化物層５１は、電界効果トランジスタ４０のソース電極またはドレイン電極の一方として機能する。導電層５２はビット線ＢＬを介して回路１１中のセンスアンプに電気的に接続される。
絶縁層６３は、例えば導電性酸化物層５１と導電層５２とを有する積層の間に設けられる。絶縁層６３は、例えばシリコンと酸素とを含む。
図３は、メモリセルアレイの構造例を説明するための断面模式図であり、図２の部分拡大図である。図３に示す構造例の場合、後工程において、導電性酸化物層５１を介して酸化物半導体層４１から酸素が抜けてしまう。また、図３に示す構造例の場合、導電層５２が酸化しやすい。これらは、電界効果トランジスタ４０の動作不良の原因となり、半導体記憶装置の信頼性を低下させる。
これに対し、本実施形態の半導体記憶装置のメモリセルアレイは、導電性酸化物層５１および導電層５２の少なくとも一つを保護する少なくとも一つの保護膜を有する。これにより、半導体記憶装置の信頼性の低下を抑制できる。保護膜を有するメモリセルアレイの具体的な構造例について以下に説明する。
（メモリセルアレイの第１の構造例）
図４は、メモリセルアレイの第１の構造例を説明するための断面模式図である。図４は、メモリセルアレイのＹ－Ｚ断面の一部を示す。図４に示すメモリセルアレイは、図３に示す構成要素に加え、絶縁層５３と、保護膜５４と、保護膜５５と、をさらに具備する。図２および図３と同じ部分については、図２および図３の説明を適宜援用できる。
絶縁層５３は、導電層５２の上に設けられる。絶縁層５３は、例えばシリコンと、酸素と、を含む。絶縁層５３は、必ずしも設けられなくてもよい。
保護膜５４は、導電層５２の側面および絶縁層５３の側面に接する。保護膜５４は、導電性酸化物層５１の一部の上面にも接する。保護膜５４は、導電層５２および導電性酸化物層５１よりも酸素の拡散係数が小さいことが好ましい。これにより、導電層５２の酸化を抑制できる。保護膜５４は、シリコンと、酸素または窒素の少なくともいずれかと、を含むか、或いはチタン、ルテニウム、およびイリジウムの少なくとも一つと、酸素と、を含む。
保護膜５５は、導電性酸化物層５１の側面、保護膜５４の側面および絶縁層５３の上面に接する。保護膜５５は、導電層５２および導電性酸化物層５１よりも酸素の拡散係数が小さいことが好ましい。これにより、導電性酸化物層５１を介して酸化物半導体層４１から酸素が抜けることを抑制できる。保護膜５５は、シリコンと、酸素または窒素の少なくともいずれかと、を含むか、或いはチタン、ルテニウム、およびイリジウムの少なくとも一つと、酸素と、を含む。
次に、第１の構造例の製造方法例について図５ないし図１２を参照して説明する。図５ないし図１２は、第１の構造例の製造方法例を説明するための断面模式図であり、Ｙ－Ｚ断面を示す。なお、ここでは、電界効果トランジスタ４０を形成してから絶縁層６３を形成するまでの製造工程について説明する。
まず、図５に示すように、電界効果トランジスタ４０を形成した後、図６に示すように、導電性酸化物層５１と、導電層５２と、絶縁層５３と、を順に形成する。導電性酸化物層５１および導電層５２は、例えばスパッタリングや原子層堆積法（ＡＬＤ）を用いて形成可能である。絶縁層５３は、例えば化学気相成長法（ＣＶＤ）を用いて形成可能である。
次に、図７に示すように、絶縁層５３を加工して導電層５２の一部を露出させる。絶縁層５３は、例えばフォトリソグラフィ技術を用いて絶縁層５３の一部の上にマスクを形成し、当該マスクを用いたエッチングにより絶縁層５３の露出部を部分的に除去することにより加工可能である。エッチングの例は、ドライエッチングやウェットエッチング等が挙げられる。
次に、図８に示すように、絶縁層５３をマスクとして用いたエッチングにより、導電層５２の露出部を除去することにより、導電性酸化物層５１の一部を露出させる。エッチングの例は、ドライエッチングやウェットエッチング等が挙げられる。
次に、図９に示すように、導電性酸化物層５１、導電層５２、および絶縁層５３を覆う保護膜５４を形成する。保護膜５４は、例えばＣＶＤ、ＡＬＤを用いて形成可能である。
次に、図１０に示すように、保護膜５４の一部を厚さ方向に除去することにより、絶縁層５３の側面および導電層５２の側面に接する保護膜５４の他の一部を残存させたまま導電性酸化物層５１の一部を露出させ、その後、導電性酸化物層５１の露出部を除去する。保護膜５４は、例えば反応性イオンエッチング（ＲＩＥ）により部分的に除去可能である。導電性酸化物層５１は、例えば反応性イオンエッチング、ドライエッチング、またはウェットエッチングにより部分的に除去可能である。
その後、酸化性雰囲気下で熱処理を行うことにより、導電性酸化物層５１を介して酸化物半導体層４１に酸素を導入することができる。酸化性雰囲気は、例えば酸素、オゾン、または水蒸気等を含む。さらに窒素雰囲気下で熱処理を行ってもよい。さらに窒素雰囲気下で熱処理を行ってもよい。
次に、図１１に示すように、導電性酸化物層５１の側面を覆う保護膜５５を形成する。保護膜５５を形成することにより、熱処理後において酸化物半導体層４１から酸素が抜けることを抑制できる。保護膜５５は、例えばＣＶＤ、ＡＬＤを用いて形成可能である。保護膜５５は、保護膜５４の側面および絶縁層５３の上面をも覆うように形成される。
図１２に示すように、保護膜５５の上に保護膜５６を形成してもよい。保護膜５６は、例えばアルミニウムと、酸素と、を含む。保護膜５６は、導電層５２および導電性酸化物層５１よりも酸素の拡散係数が小さいことが好ましい。保護膜５６を形成することにより、例えば後工程により水素が導電性酸化物層５１に侵入することを抑制できる。保護膜５６は、例えばＣＶＤ、スパッタリング、またはＡＬＤを用いて形成可能である。
その後、絶縁層６３を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第１の構造例の製造方法例の説明である。
（メモリセルアレイの第２の構造例）
図１３および図１４は、メモリセルアレイの第２の構造例を説明するための断面模式図である。図１３および図１４に示すメモリセルアレイは、図４に示す構成要素に加え、導電層５７をさらに具備する。図４と同じ部分については、図４の説明を適宜援用できる。
導電層５７は、導電性酸化物層５１と導電層５２との間に設けられる。導電層５７は、例えば、金属化合物層であり、例えば、チタンと、窒素と、を含む。導電層５７を形成することにより、導電性酸化物層５１から導電層５２への酸素の拡散を抑制できる。
図１３に示す導電層５２の側面および導電層５７の側面は、保護膜５４に接しているが、これに限定されず、図１４に示すように、導電層５７の一部の上に導電層５２を設け、導電層５２の側面が保護膜５４に接し、導電層５７の側面が保護膜５５に接していてもよい。これにより、導電性酸化物層５１と導電層５７との接触面積を増やすことができる。
次に、第２の構造例の製造方法例について図１５および図１６を参照して説明する。図１５および図１６は、第２の構造例の製造方法例を説明するための断面模式図であり、Ｙ－Ｚ断面を示す。なお、ここでは、電界効果トランジスタ４０を形成してから絶縁層６３を形成するまでの製造工程について説明する。なお、第１の構造例の製造方法例と同じ部分については、説明を省略し、第１の構造例の製造方法例の説明を適宜援用できる。
まず、電界効果トランジスタ４０を形成した後、導電性酸化物層５１と、導電層５７と、導電層５２と、絶縁層５３と、を順に形成する。導電層５７は、例えばスパッタリングやＡＬＤを用いて形成可能である。
図１３に示す構造の場合、次に図１５に示すように、絶縁層５３、導電層５２、および導電層５７を加工して導電性酸化物層５１の一部を露出させる。例えばフォトリソグラフィ技術を用いて絶縁層５３の一部の上にマスクを形成し、当該マスクを用いたエッチングにより絶縁層５３、導電層５２、および導電層５７の露出部を部分的に除去することにより加工可能である。エッチングの例は、ドライエッチングやウェットエッチング等が挙げられる。
図１４に示す構造の場合、図１６に示すように、絶縁層５３および導電層５２を加工して導電層５７の一部を露出させる。
その後は、第１の構造例の製造方法例と同様の工程で保護膜５４を形成し、図１３に示す構造の場合、導電性酸化物層５１を加工する。図１４に示す構造の場合、導電層５７および導電性酸化物層５１を加工する。その後、保護膜５５を形成し、さらに絶縁層６３を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第２の構造例の製造方法例の説明である。
（メモリセルアレイの第３の構造例）
図１７は、メモリセルアレイの第３の構造例を説明するための断面模式図である。図４と同じ部分については、図４の説明を適宜援用できる。図４と異なる部分について以下に説明する。
絶縁層６４は、絶縁層４５の一部の上に設けられる。絶縁層６４は、例えばＹ軸方向において複数の導電性酸化物層５１の間に設けられる。絶縁層６４は、例えばシリコンと、酸素と、を含む。
導電性酸化物層５１は、凹凸面（段差面）５１１を有する。凹凸面５１１の少なくとも一部は保護膜５５に接する。凹凸面５１１は、表面５１１ａと、表面５１１ｂと、表面５１１ｃと、を有する。表面５１１ａは、Ｙ軸方向に延在するとともに、保護膜５５に接する。表面５１１ｂは、表面５１１ａの端部からＺ軸方向に延在するとともに、保護膜５５に接する。表面５１１ｃは、表面５１１ｂの端部からＹ軸方向に延在するとともに、導電層５７に接する。
導電層５２および絶縁層５３は、Ｚ軸方向から見て、酸化物半導体層４１と部分的に重なっている。導電層５２および絶縁層５３のその他の説明は、第１の構造例および第２の構造例の説明を適宜援用できる。
保護膜５５は、表面５１１ａおよび表面５１１ｂのそれぞれに接する。保護膜５５のその他の説明は、第１の構造例および第２の構造例の説明を適宜援用できる。
導電層５７は、導電性酸化物層５１と導電層５２との間に設けられる。導電層５７は、例えばチタンと、窒素と、を含む。導電層５７を形成することにより、導電性酸化物層５１から導電層５２への酸素の拡散を抑制できる。導電層５７のその他の説明は、第２の構造例の説明を適宜援用できる。
図１７に示すように、導電性酸化物層５１に凹凸面５１１を形成することにより、導電性酸化物層５１の表面積を増やすことができる。よって、酸化物半導体層４１に酸素を供給する工程において導電性酸化物層５１を介して酸化物半導体層４１に酸素を供給しやすくできる。
次に、第３の構造例の製造方法例について図１８ないし図２４を参照して説明する。図１８ないし図２４は、第３の構造例の製造方法例を説明するための断面模式図であり、Ｙ－Ｚ断面を示す。なお、ここでは、電界効果トランジスタ４０を形成してから絶縁層６３を形成するまでの製造工程について説明する。なお、第１の構造例または第２の構造例の製造方法例と同じ部分については、説明を省略し、これらの製造方法例の説明を適宜援用できる。
電界効果トランジスタ４０を形成した後、絶縁層４５および電界効果トランジスタ４０を覆う絶縁層６４を形成し、絶縁層６４を部分的に除去することにより、図１８に示すように、酸化物半導体層４１の上面および絶縁層４３の上面を露出させる。絶縁層６４は、例えばＣＶＤを用いて形成可能である。さらに、絶縁層６４は、例えばフォトリソグラフィ技術を用いて絶縁層６４の一部の上にマスクを形成し、当該マスクを用いたエッチングにより絶縁層６４の露出部を部分的に除去することにより加工可能である。エッチングの例は、ドライエッチングやウェットエッチング等が挙げられる。
次に、絶縁層６４の上面、酸化物半導体層４１の上面、および絶縁層４３の上面を覆う導電性酸化物層５１を形成し、導電性酸化物層５１の一部を厚さ方向に除去することにより、図１９に示すように、絶縁層６４の上面を露出させる。導電性酸化物層５１は、例えば反応性イオンエッチングやＣＭＰを用いて部分的に除去可能である。
次に、図２０に示すように、絶縁層６４の上および導電性酸化物層５１の上に導電層５７、導電層５２、および絶縁層５３を順に形成する。導電層５７、導電層５２、および絶縁層５３は、第２の構造例の製造方法例と同じ方法で形成可能である。
次に、絶縁層５３を加工して導電層５２の一部を露出させ、絶縁層５３をマスクとして用いたエッチングにより、導電層５２の露出部を除去することにより、図２１に示すように、導電層５７の一部を露出させる。導電層５２および絶縁層５３は、第１の構造例の製造方法例と同じ方法で加工可能である。
次に、図２２に示すように、導電層５２、絶縁層５３、および導電層５７を覆う保護膜５４を形成する。保護膜５４は、例えば第１の構造例および第２の構造例の製造方法例と同じ方法で形成可能である。
次に、保護膜５４の一部を厚さ方向に除去することにより、導電層５２の側面および絶縁層５３の側面に接する保護膜５４の他の一部を残存させたまま導電性酸化物層５１の一部および絶縁層６４の露出部の一部を露出させ、その後、図２３に示すように、導電性酸化物層５１の露出部の一部および絶縁層６４の露出部の一部を除去することにより、表面５１１ａと、表面５１１ｂと、表面５１１ｃと、を形成する。保護膜５４は、例えば反応性イオンエッチングにより部分的に除去可能である。導電性酸化物層５１および絶縁層６４は、例えば反応性イオンエッチング、ドライエッチング、またはウェットエッチングにより部分的に除去可能である。
その後、酸化性雰囲気下で熱処理を行うことにより、導電性酸化物層５１を介して酸化物半導体層４１に酸素を導入することができる。酸化性雰囲気は、例えば酸素、オゾン、または水蒸気等を含む。さらに窒素雰囲気下で熱処理を行ってもよい。
次に、図２４に示すように、導電性酸化物層５１の表面５１１ａおよび表面５１１ｂを覆う保護膜５５を形成する。保護膜５５を形成することにより、熱処理後において導電性酸化物層５１を介して酸化物半導体層４１から酸素が抜けることを抑制できる。保護膜５５は、例えばＣＶＤを用いて形成可能である。
その後、絶縁層６３を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第３の構造例の製造方法例の説明である。
（メモリセルアレイの第４の構造例）
図２５は、メモリセルアレイの第４の構造例を説明するための断面模式図である。図４と同じ部分については、図４の説明を適宜援用できる。図４と異なる部分について以下に説明する。
導電性酸化物層５１の側面の少なくとも一部は、絶縁層４３に接する。導電性酸化物層５１は、凹凸面５１１を有する。凹凸面５１１は、表面５１１ａと、表面５１１ｂと、表面５１１ｃと、を有する。表面５１１ａは、Ｙ軸方向に延在するとともに、保護膜５５に接する。表面５１１ｂは、表面５１１ａの端部からＺ軸方向に延在するとともに、保護膜５５に接する。表面５１１ｃは、表面５１１ｂの端部からＹ軸方向に延在するとともに、導電層５７に接する。
導電層５２および絶縁層５３は、導電層５７の上面の一部の上に設けられる。導電層５２および絶縁層５３は、Ｚ軸方向から見て、酸化物半導体層４１と部分的に重なっている。導電層５２および絶縁層５３のその他の説明は、第１の構造例の説明を適宜援用できる。
保護膜５５は、表面５１１ａおよび表面５１１ｂのそれぞれに接する。保護膜５５のその他の説明は、第１の構造例ないし第３の構造例の説明を適宜援用できる。
導電層５７は、導電性酸化物層５１と導電層５２との間に設けられる。導電層５７は、例えばチタンと、窒素と、を含む。導電層５７を形成することにより、導電性酸化物層５１から導電層５２への酸素の拡散を抑制できる。導電層５７のその他の説明は、第２の構造例の説明を適宜援用できる。
図２５に示すように、導電性酸化物層５１に凹凸面５１１を形成することにより、導電性酸化物層５１の表面積を増やすことができる。よって、酸化物半導体層４１に酸素を供給する工程において導電性酸化物層５１を介して酸化物半導体層４１に酸素を供給しやすくできる。
次に、第４の構造例の製造方法例について図２６ないし図３２を参照して説明する。図２６ないし図３２は、第４の構造例の製造方法例を説明するための断面模式図であり、Ｙ－Ｚ断面を示す。なお、ここでは、電界効果トランジスタ４０を形成してから絶縁層６３を形成するまでの製造工程について説明する。なお、第１の構造例ないし第３の構造例の製造方法例と同じ部分については、説明を省略し、これらの製造方法例の説明を適宜援用できる。
図２６に示すように、電界効果トランジスタ４０とともに酸化物半導体層４１の上に凹部Ｄ１を形成し、その後絶縁層４５、絶縁層４３、および凹部Ｄ１を覆う導電性酸化物層５１を形成し、導電性酸化物層５１の一部を厚さ方向に除去することにより、図２７に示すように、絶縁層４５の上面を露出させる。凹部Ｄ１は、電界効果トランジスタ４０の酸化物半導体層４１を形成する際に、酸化物半導体層４１の一部を絶縁層４５の上面と同じ高さから厚さ方向にさらに除去することにより形成可能である。酸化物半導体層４１は、例えば反応性イオンエッチングやＣＭＰを用いて部分的に除去可能である。
次に、図２８に示すように、絶縁層４５の上、絶縁層４３の上、および導電性酸化物層５１の上に導電層５７、導電層５２、および絶縁層５３を順に形成する。導電層５７、導電層５２、および絶縁層５３は、第２の構造例の製造方法例と同じ方法で形成可能である。
次に、絶縁層５３を加工して導電層５２の一部を露出させ、絶縁層５３をマスクとして用いたエッチングにより、導電層５２の露出部を除去することにより、図２９に示すように、導電層５７の一部を露出させる。導電層５２および絶縁層５３は、第１の構造例の製造方法例と同じ方法で加工可能である。
次に、図３０に示すように、導電層５２、絶縁層５３、および導電層５７を覆う保護膜５４を形成する。保護膜５４は、例えば第１の構造例ないし第３の構造例の製造方法例と同じ方法で形成可能である。
次に、図３１に示すように、保護膜５４の一部を厚さ方向に除去することにより、導電層５２の側面および絶縁層５３の側面に接する保護膜５４の他の一部を残存させる。その後、導電層５７の一部を除去して導電性酸化物層５１の一部および絶縁層４５の一部を露出させる。さらに、導電性酸化物層５１の露出部の一部、および絶縁層４５の露出部の一部を除去することにより、表面５１１ａと、表面５１１ｂと、表面５１１ｃと、を形成する。保護膜５４は、例えば反応性イオンエッチングにより部分的に除去可能である。導電性酸化物層５１および絶縁層４５は、例えば反応性イオンエッチング、ドライエッチング、またはウェットエッチングにより部分的に除去可能である。
その後、酸化性雰囲気下で熱処理を行うことにより、導電性酸化物層５１を介して酸化物半導体層４１に酸素を導入することができる。酸化性雰囲気は、例えば酸素、オゾン、または水蒸気等を含む。さらに窒素雰囲気下で熱処理を行ってもよい。
次に、図３２に示すように、導電性酸化物層５１の表面５１１ａおよび表面５１１ｂを覆う保護膜５５を形成する。保護膜５５を形成することにより、熱処理後において導電性酸化物層５１を介して酸化物半導体層４１から酸素が抜けることを抑制できる。保護膜５５は、例えばＣＶＤを用いて形成可能である。
その後、絶縁層６３を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第４の構造例の製造方法例の説明である。
（メモリセルアレイの第５の構造例）
図３３は、メモリセルアレイの第５の構造例を説明するための断面模式図である。図４と同じ部分については、図４の説明を適宜援用できる。図４と異なる部分について以下に説明する。
導電性酸化物層５１の側面の少なくとも一部は、絶縁層４３に接する。導電性酸化物層５１は、凹凸面５１１を有する。凹凸面５１１は、表面５１１ａと、表面５１１ｂと、表面５１１ｃと、を有する。表面５１１ａは、Ｙ軸方向に延在するとともに、保護膜５５に接する。表面５１１ｂは、表面５１１ａの端部からＺ軸方向に延在するとともに、保護膜５５に接する。表面５１１ｃは、表面５１１ｂの端部からＹ軸方向に延在するとともに、保護膜５４および導電層５７に接する。
導電層５２および絶縁層５３は、導電層５７の上面の一部の上に設けられる。導電層５２および絶縁層５３は、Ｚ軸方向から見て、酸化物半導体層４１と部分的に重なっている。導電層５２および絶縁層５３のその他の説明は、第１の構造例の説明を適宜援用できる。
保護膜５５は、表面５１１ａおよび表面５１１ｂのそれぞれに接する。保護膜５５のその他の説明は、第１の構造例ないし第４の構造例の説明を適宜援用できる。
導電層５７は、導電性酸化物層５１と導電層５２との間に設けられる。導電層５７は、例えばチタンと、窒素と、を含む。導電層５７を形成することにより、導電性酸化物層５１から導電層５２への酸素の拡散を抑制できる。導電層５７のその他の説明は、第２の構造例の説明を適宜援用できる。
図３３に示すように、導電性酸化物層５１に凹凸面５１１を形成するとともに、導電性酸化物層５１を絶縁層４３や保護膜５４に接するように延在させることにより、導電性酸化物層５１の表面積を増やすことができる。よって、酸化物半導体層４１に酸素を供給する工程において導電性酸化物層５１を介して酸化物半導体層４１に酸素を供給しやすくできる。
次に、第５の構造例の製造方法例について図３４ないし図４０を参照して説明する。図３４ないし図４０は、第５の構造例の製造方法例を説明するための断面模式図であり、Ｙ－Ｚ断面を示す。なお、ここでは、電界効果トランジスタ４０を形成してから絶縁層６３を形成するまでの製造工程について説明する。なお、第１の構造例ないし第４の構造例の製造方法例と同じ部分については、説明を省略し、これらの製造方法例の説明を適宜援用できる。
図３４に示すように、電界効果トランジスタ４０とともに酸化物半導体層４１の上に凹部Ｄ１を形成し、その後、図３５に示すように、絶縁層４５、絶縁層４３、および凹部Ｄ１を覆う導電性酸化物層５１を形成する。凹部Ｄ１は、電界効果トランジスタ４０の酸化物半導体層４１を形成する際に、酸化物半導体層４１の一部を絶縁層４５の上面と同じ高さから厚さ方向にさらに除去することにより形成可能である。酸化物半導体層４１は、例えば反応性イオンエッチングやＣＭＰを用いて部分的に除去可能である。
次に、図３６に示すように、導電性酸化物層５１の上に導電層５７、導電層５２、および絶縁層５３を順に形成する。導電層５７、導電層５２、および絶縁層５３は、第２の構造例の製造方法例と同じ方法で形成可能である。
次に、絶縁層５３を加工して導電層５２の一部を露出させ、絶縁層５３をマスクとして用いたエッチングにより、導電層５２および導電層５７の露出部を除去することにより、図３７に示すように、導電性酸化物層５１の一部を露出させる。導電層５２および絶縁層５３は、第１の構造例の製造方法例と同じ方法で加工可能である。
次に、図３８に示すように、導電性酸化物層５１、導電層５２、絶縁層５３、および導電層５７を覆う保護膜５４を形成する。保護膜５４は、例えば第１の構造例ないし第４の製造方法例と同じ方法で加工可能である。
次に、図３９に示すように、保護膜５４の一部を厚さ方向に除去することにより、導電層５２、絶縁層５３、および導電層５７それぞれの側面に接する保護膜５４の他の一部を残存させたまま、導電性酸化物層５１の一部を露出させる。その後、導電性酸化物層５１の一部を除去して絶縁層４５の一部を露出させる。さらに、導電性酸化物層５１の露出部の一部および絶縁層４５の露出部の一部を除去することにより、表面５１１ａと、表面５１１ｂと、表面５１１ｃと、を形成する。保護膜５４は、例えば反応性イオンエッチングにより部分的に除去可能である。導電性酸化物層５１および絶縁層４５は、例えば反応性イオンエッチング、ドライエッチング、またはウェットエッチングにより部分的に除去可能である。
その後、酸化性雰囲気下で熱処理を行うことにより、導電性酸化物層５１を介して酸化物半導体層４１に酸素を導入することができる。酸化性雰囲気は、例えば酸素、オゾン、または水蒸気等を含む。さらに窒素雰囲気下で熱処理を行ってもよい。
次に、図４０に示すように、導電性酸化物層５１の表面５１１ａおよび表面５１１ｂを覆う保護膜５５を形成する。保護膜５５を形成することにより、酸化物半導体層４１から酸素が抜けることを抑制できる。保護膜５５は、例えば第１の構造例ないし第４の構造例の製造方法例と同じ方法で形成可能である。
その後、絶縁層６３を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第５の構造例の製造方法例の説明である。
（メモリセルアレイの第６の構造例）
図４１および図４２は、メモリセルアレイの第６の構造例を説明するための断面模式図である。メモリセルアレイの第６の構造例は、図４に示す絶縁層５３および保護膜５５を有しておらず、導電層５７をさらに具備する。図４と同じ部分については、図４の説明を適宜援用できる。図４と異なる部分について以下に説明する。
導電性酸化物層５１の側面は、絶縁層６３に接する。導電性酸化物層５１の上面は、導電層５７および保護膜５４に接する。なお、図４２に示すように、導電性酸化物層５１の上面は、保護膜５４に接していなくてもよい。導電性酸化物層５１のその他の説明は、第１の構造例の説明を適宜援用できる。
導電層５２の上面は、絶縁層６３に接し、導電層５２の側面は、保護膜５４に接している。導電層５２のその他の説明は、第１の構造例の説明を適宜援用できる。
導電層５７は、導電性酸化物層５１と導電層５２との間に設けられる。導電層５７の側面は、保護膜５４に接している。保護膜５４を形成することにより、酸化物半導体層４１への酸素導入における導電層５２の酸化および導電層５７の酸化を抑制できる。導電層５７は、例えばチタンと、窒素と、を含む。導電層５７を形成することにより、導電性酸化物層５１から導電層５２への酸素の拡散を抑制できる。
次に、第６の構造例の製造方法例について図４３ないし図４６を参照して説明する。図４３ないし図４６は、第６の構造例の製造方法例を説明するための断面模式図であり、Ｙ－Ｚ断面を示す。なお、ここでは、電界効果トランジスタ４０を形成してから絶縁層６３を形成するまでの製造工程について説明する。なお、第１の構造例ないし第５の構造例の製造方法例と同じ部分については、説明を省略し、第１の構造例ないし第５の構造例の製造方法例の説明を適宜援用できる。
まず、電界効果トランジスタ４０を形成した後、導電性酸化物層５１と、導電層５７と、導電層５２と、を順に形成する。導電層５７は、例えばスパッタリングやＡＬＤを用いて形成可能である。
次に、図４３に示すように、導電層５７および導電層５２を加工して導電性酸化物層５１の一部を露出させる。例えばフォトリソグラフィ技術を用いて導電層５２の上にマスクを形成し、当該マスクを用いたエッチングにより導電層５２および導電層５７のそれぞれを部分的に除去することにより加工可能である。エッチングの例は、ドライエッチングやウェットエッチング等が挙げられる。
次に、図４４に示すように、導電性酸化物層５１、導電層５２、および導電層５７を覆う保護膜５４を形成する。保護膜５４は、例えば第１の構造例ないし第５の構造例と同じ方法で形成可能である。
次に、図４５に示すように、保護膜５４の一部を厚さ方向に除去することにより、導電層５２の側面に接する保護膜５４の他の一部を残存させたまま導電性酸化物層５１の一部を露出させ、その後、図４６に示すように導電性酸化物層５１の露出部を除去する。保護膜５４は、例えば反応性イオンエッチングにより部分的に除去可能である。導電性酸化物層５１は、例えば反応性イオンエッチング、ドライエッチング、またはウェットエッチングにより部分的に除去可能である。なお、図４２に示す構造を形成する場合、導電性酸化物層５１の露出部を除去する際に、導電性酸化物層５１の側面が保護膜５４よりも内側に位置するまで導電性酸化物層５１を部分的にエッチングする。
その後、酸化性雰囲気下で熱処理を行うことにより、導電性酸化物層５１を介して酸化物半導体層４１に酸素を導入することができる。酸化性雰囲気は、例えば酸素、オゾン、または水蒸気等を含む。さらに窒素雰囲気下で熱処理を行ってもよい。
その後、絶縁層６３を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第６の構造例の製造方法例の説明である。
（メモリセルアレイの第７の構造例）
図４７ないし図５５は、メモリセルアレイの第７の構造例を説明するための断面模式図である。図４１と同じ部分については、図４１の説明を適宜援用できる。図４１と異なる部分について以下に説明する。
酸化物半導体層４１は、Ｚ軸方向において、導電性酸化物層５１に向かって突出する凸部４１ａを有する。凸部４１ａは、絶縁層４３に接していない。
凸部４１ａの形状は、特に限定されない。凸部４１ａは、図４７に示すように、四角柱状または円柱状であってもよい。凸部４１ａは、図４８に示すように、四角錐状または円錐状であってもよい。凸部４１ａは、図４９に示すように、曲面状であってもよい。凸部４１ａは、図５０に示すように、半球状であってもよい。凸部４１ａは、図５１に示すように、くびれを有する形状であってもよい。凸部４１ａは、図５２に示すように、凹凸状であってもよい。凸部４１ａは、図５３に示すように、面取りされた四角柱状または円柱状であってもよい。
酸化物半導体層４１が凸部４１ａを有する場合、図５４に示すように、導電性酸化物層５１が凸部４１ａの反対側に凸部５１ａを有し、導電層５７が凸部５１ａの反対側に凸部５７ａを有していてもよい。凸部５１ａおよび凸部５７ａの形状は、凸部４１ａの形状に応じて変化する。凸部４１ａが図５４に示すように四角柱状または円柱状である場合、凸部５１ａおよび凸部５７ａも四角柱状または円柱状である。凸部４１ａが図５５に示すように面取りされた四角柱状または円柱状である場合、凸部５１ａおよび凸部５７ａも面取りされた四角柱状または円柱状である。
酸化物半導体層４１に凸部４１ａを形成することにより、酸化物半導体層４１と導電性酸化物層５１との接触面積を増やすことができる。よって、酸化物半導体層４１に酸素を供給する工程において導電性酸化物層５１を介して酸化物半導体層４１に酸素を供給しやすくできる。
次に、第７の構造例の製造方法例について図５６および図５７を参照して説明する。図５６および図５７は、第７の構造例の製造方法例を説明するための断面模式図であり、Ｙ－Ｚ断面を示す。なお、ここでは、一例として、凸部４１ａの構造が四角柱状または円柱状であり、電界効果トランジスタ４０を形成してから絶縁層６３を形成するまでの製造工程について説明する。なお、第１の構造例ないし第６の構造例の製造方法例と同じ部分については、説明を省略し、第１の構造例ないし第６の構造例の製造方法例の説明を適宜援用できる。
まず、電界効果トランジスタ４０を形成した後、絶縁層４５および絶縁層４３をＺ軸方向に沿って部分的に除去することにより、酸化物半導体層４１の側面の一部を露出させて凸部４１ａを形成する。絶縁層４５および絶縁層４３は、例えばドライエッチング、ウェットエッチング、または反応性イオンエッチングを用いたエッチングにより部分的に除去可能である。エッチングの種類や条件を調整することにより、凸部４１ａを所望の形状に加工できる。
その後、第６の構造例の製造方法例と同様の方法により、図５７に示すように、導電性酸化物層５１と、導電層５７と、導電層５２と、保護膜５４と、をそれぞれ形成する。
その後、酸化性雰囲気下で熱処理を行うことにより、導電性酸化物層５１を介して酸化物半導体層４１に酸素を導入することができる。酸化性雰囲気は、例えば酸素、オゾン、または水蒸気等を含む。さらに窒素雰囲気下で熱処理を行ってもよい。
その後、絶縁層６３を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第７の構造例の製造方法例の説明である。
（メモリセルアレイの第８の構造例）
図５８および図５９は、メモリセルアレイの第８の構造例を説明するための断面模式図である。図４１と同じ部分については、図４１の説明を適宜援用できる。図４１と異なる部分について以下に説明する。
導電性酸化物層５１に隣接する酸化物半導体層４１の部分は、図５８および図５９に示すように、導電層４２に重畳する酸化物半導体層４１の部分に向かって傾斜する側面４１１を有する。
絶縁層４３は、図５９に示すように、側面４１１に沿って延在する側面４３１を有していてもよい。
酸化物半導体層４１に側面４１１を形成することにより、酸化物半導体層４１と導電性酸化物層５１との接触面積を増やすことができる。よって、酸化物半導体層４１に酸素を供給する工程において導電性酸化物層５１を介して酸化物半導体層４１に酸素を供給しやすくできる。
次に、第８の構造例の製造方法例について図６０ないし図６５を参照して説明する。図６０ないし図６５は、第８の構造例の製造方法例を説明するための断面模式図であり、Ｙ－Ｚ断面を示す。なお、ここでは、一例として、キャパシタ２０を形成してから絶縁層６３を形成するまでの製造工程について説明する。なお、第１の構造例ないし第７の構造例の製造方法例と同じ部分については、説明を省略し、第１の構造例ないし第７の構造例の製造方法例の説明を適宜援用できる。
まず、キャパシタ２０を形成した後、キャパシタ２０の上に導電層４２および絶縁層４５を形成し、導電層４２の一部および絶縁層４５の一部を除去することにより、図６０に示すように、Ｚ軸方向において絶縁層４５および導電層４２を貫通する開口ＴＨを形成するとともに導電性酸化物層３２の上面を露出させる。導電層４２および絶縁層４５は、例えばフォトリソグラフィ技術を用いて絶縁層４５の上にマスクを形成し、当該マスクを用いたエッチングにより導電層４２および絶縁層４５の露出部を部分的に除去することにより加工可能である。エッチングの例は、ドライエッチングやウェットエッチング等が挙げられる。
次に、図６１に示すように、開口ＴＨおよび絶縁層４５を覆う絶縁層４３を形成する。絶縁層４３は、例えばＣＶＤを用いて形成可能である。
次に、図６２に示すように、絶縁層４３をＺ軸方向に沿って部分的に除去することにより、導電性酸化物層３２の上面および絶縁層４５の上面を露出させる。絶縁層４３は、例えば反応性イオンエッチングを用いたエッチングにより部分的に除去可能である。このとき、エッチングの影響により、開口ＴＨの内壁面の上端に導電層４２に重畳する絶縁層４３の部分に対して傾斜する面ＴＨ１が形成される。なお、エッチング条件を調整することにより、絶縁層４３に図５９に示す側面４３１を形成できる。
次に、図６３に示すように、開口Ｈを埋めるとともに絶縁層４５を覆う酸化物半導体層４１を形成する。酸化物半導体層４１は、図６２に示す面ＴＨ１に沿って形成されて側面４１１を形成する。酸化物半導体層４１は、例えばスパッタリングを用いて形成可能である。
次に、図６４に示すように、酸化物半導体層４１をＺ軸方向に沿って部分的に除去することにより、絶縁層４５の上面を露出させる。酸化物半導体層４１は、例えば反応性イオンエッチングにより部分的に除去可能である。
その後、第６の構造例の製造方法例と同様の方法により、図６５に示すように、導電性酸化物層５１と、導電層５７と、導電層５２と、保護膜５４と、をそれぞれ形成する。
その後、酸化性雰囲気下で熱処理を行うことにより、導電性酸化物層５１を介して酸化物半導体層４１に酸素を導入することができる。酸化性雰囲気は、例えば酸素、オゾン、または水蒸気等を含む。さらに窒素雰囲気下で熱処理を行ってもよい。
その後、絶縁層６３を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第８の構造例の製造方法例の説明である。
（メモリセルアレイの第９の構造例）
図６６ないし図７３は、メモリセルアレイの第９の構造例を説明するための断面模式図である。メモリセルアレイの第６の構造例は、図４に示す絶縁層５３および保護膜５５を有しておらず、導電層５７をさらに具備する。図４と同じ部分については、図４の説明を適宜援用できる。図４と異なる部分について以下に説明する。
導電性酸化物層５１の側面は、図６６に示すように、絶縁層４３に接する。
導電層５２は、導電層５７の上に設けられる。導電層５２は、Ｚ軸方向から見て、酸化物半導体層４１と重なっている。導電層５２の上面は、絶縁層６３に接する。導電層５２のその他の説明は、第１の構造例の説明を適宜援用できる。
保護膜５４は、導電層５７の側面および導電層５２の側面を覆う。保護膜５４のその他の説明は、第１の構造例の説明を適宜援用できる。
導電層５７は、導電性酸化物層５１と導電層５２との間に設けられる。導電層５７は、例えばチタンと、窒素と、を含む。導電層５７を形成することにより、導電性酸化物層５１から導電層５２への酸素の拡散を抑制できる。導電層５７のその他の説明は、第２の構造例の説明を適宜援用できる。
図６６に示すように、導電性酸化物層５１の側面の少なくとも一部を絶縁層４３に接触させるとともに、保護膜５４を形成することにより、導電性酸化物層５１を介して酸化物半導体層４１から酸素が抜けることを抑制できる。
図６７に示すメモリセルアレイは、層５８をさらに具備する。層５８は、導電性酸化物層５１に囲まれるとともに、導電層５７から酸化物半導体層４１に向かって延在する。層５８は、例えばシリコンまたはアルミニウムと、酸素と、を有する。
層５８の形状は、特に限定されない。層５８は、図６７に示すように四角柱状または円柱状であってもよい。層５８は、図６８に示すように、四角錐状または円錐状であってもよい。層５８は、図６９に示すように、Ｚ軸方向において、酸化物半導体層４１内に延在して導電性酸化物層３２に達していてもよい。層５８は、図７０に示すように、四角錐状または円錐状であるとともに、Ｚ軸方向において、酸化物半導体層４１内に延在していてもよい。
層５８を形成することにより、酸化物半導体層４１と導電性酸化物層５１との接触面積を減らすことができる。これにより、酸化物半導体層４１と導電性酸化物層５１との密着性を高めることができる。
導電性酸化物層５１は、図７１に示すように、Ｚ軸方向において、酸化物半導体層４１に向かって突出する凸部５１ｂを有していてもよい。
凸部５１ｂの形状は、特に限定されない。凸部５１ｂは、図７１に示すように、四角錐状または円錐状であってもよい。凸部５１ｂは、図７２に示すように、四角柱状または円柱状であってもよい。凸部５１ｂは、図７３に示すように、四角柱状または円柱状であるとともに、Ｚ軸方向において、絶縁層４３に接していてもよい。
導電性酸化物層５１が凸部５１ｂを有する場合、図７１ないし図７３に示すように、導電層５７が凸部５１ｂの反対側に凸部５７ｂを有してもよい。凸部５７ｂの形状は、凸部５１ｂの形状に応じて変化する。凸部５１ｂが図７１に示すように四角錐状または円錐状である場合、凸部５７ｂも四角錐状または円錐状である。凸部５１ｂが図７２または図７３に示すように四角柱状または円柱状である場合、凸部５７ｂも四角柱状または円柱状である。
導電性酸化物層５１に凸部５１ｂを形成することにより、酸化物半導体層４１と導電性酸化物層５１との密着性を高めることができる。
次に、第９の構造例の製造方法例について図７４および図７５を参照して説明する。図７４および図７５は、第９の構造例の製造方法例を説明するための断面模式図であり、Ｙ－Ｚ断面を示す。なお、ここでは、一例として、図６６に示す構造を形成するとともに、電界効果トランジスタ４０を形成してから絶縁層６３を形成するまでの製造工程について説明する。なお、第１の構造例ないし第８の構造例の製造方法例と同じ部分については、説明を省略し、これらの製造方法例の説明を適宜援用できる。
図７４に示すように、電界効果トランジスタ４０とともに酸化物半導体層４１の上に凹部Ｄ１を形成し、その後絶縁層４５、絶縁層４３、および凹部Ｄ１を覆う導電性酸化物層５１を形成し、導電性酸化物層５１の一部を厚さ方向に除去することにより、図７５に示すように、絶縁層４５の上面を露出させる。凹部Ｄ１は、電界効果トランジスタ４０の酸化物半導体層４１を形成する際に、酸化物半導体層４１の一部を絶縁層４５の上面と同じ高さから厚さ方向にさらに除去することにより形成可能である。酸化物半導体層４１は、例えば反応性イオンエッチングやＣＭＰを用いて部分的に除去可能である。
図６７ないし図７０に示す構造の場合、次に、導電性酸化物層５１または酸化物半導体層４１および導電性酸化物層５１を貫通する開口を形成し、開口を埋めるように層５８を形成する。
その後、第６の構造例の製造方法例と同じ方法で、導電層５７と、導電層５２と、保護膜５４と、を形成する。その後、絶縁層６３を形成する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第９の構造例の製造方法例の説明である。
第１ないし第９の構造例およびその製造方法例は、互いに適宜組み合わせることができる。例えば、第７、第８、または第９の構造例において、絶縁層５３、保護膜５５、および保護膜５６を設けてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体基板、１１…回路、２０…キャパシタ、２１…電気伝導体、２２…絶縁膜、２３…導電体、２４…電気伝導体、２５…電気伝導体、３２…導電性酸化物層、３３…導電体、３４…絶縁層、３５…絶縁層、４０…電界効果トランジスタ、４１…酸化物半導体層、４１ａ…凸部、４２…導電層、４３…絶縁層、４５…絶縁層、４６…絶縁層、５１…導電性酸化物層、５１ａ…凸部、５１ｂ…凸部、５２…導電層、５３…絶縁層、５４…保護膜、５５…保護膜、５６…保護膜、５７…導電層、５７ａ…凸部、５７ｂ…凸部、５８…層、６３…絶縁層、４１１…側面、４３１…側面、５１１…凹凸面、５１１ａ…表面、５１１ｂ…表面、５１１ｃ…表面。

Claims (22)

  1. 第１方向に延在する酸化物半導体層と、
    前記第１方向と交差する第２方向において前記酸化物半導体層に重畳するゲート電極と、
    前記ゲート電極と前記酸化物半導体層との間に設けられたゲート絶縁膜と、
    前記第１方向において前記酸化物半導体層の上に設けられるとともに導電性酸化物を含む第１の導電層と、
    前記第１方向において前記第１の導電層の上に設けられるとともに金属元素を含む第２の導電層と、
    前記第２の導電層の側面に接する第１の保護膜と、
    前記第１の導電層の側面または上面の少なくとも一部に接する第２の保護膜と、
    を具備し、
    前記第１の保護膜および第２の保護膜のそれぞれは、前記第２の導電層よりも酸素の拡散係数が小さい材料を含む、半導体装置。
  2. 前記第２の保護膜を覆う第３の保護膜をさらに具備する、請求項１に記載の半導体装置。
  3. 前記第１の導電層は凹凸面を有し、当該凹凸面の少なくとも一部において前記第２の保護膜に接する請求項１または請求項２に記載の半導体装置。
  4. 第１方向に延在する酸化物半導体層と、
    前記第１方向と交差する第２方向において前記酸化物半導体層に重畳するゲート電極と、
    前記ゲート電極と前記酸化物半導体層との間に設けられたゲート絶縁膜と、
    前記第１方向において前記酸化物半導体層の上に設けられるとともに導電性酸化物を含む第１の導電層と、
    前記第１方向において前記第１の導電層の一部の上に設けられるとともに金属元素を含む第２の導電層と、
    前記第２の導電層の側面に接する保護膜と、
    を具備する、半導体装置。
  5. 前記保護膜は、前記第１の導電層の他の一部の上面にも接する、請求項４に記載の半導体装置。
  6. 前記酸化物半導体層は、前記第１の導電層に向かって突出する第１の凸部を有する、請求項１ないし請求項５のいずれか一項に記載の半導体装置。
  7. 前記第１の導電層は、前記酸化物半導体層に向かって突出する第２の凸部を有する、請求項１ないし請求項５のいずれか一項に記載の半導体装置。
  8. 前記第１の導電層に隣接する前記酸化物半導体層の部分は、前記ゲート電極に重畳する前記酸化物半導体層の部分の側面に対して傾斜する側面を有する、請求項１ないし請求項７のいずれか一項に記載の半導体装置。
  9. 前記第１の導電層の側面の少なくとも一部は、前記ゲート絶縁膜に接する、請求項１ないし請求項８のいずれか一項に記載の半導体装置。
  10. 前記第１の導電層から前記酸化物半導体層に向かって延在する層をさらに具備する、請求項９に記載の半導体装置。
  11. 前記第１の導電層と前記第２の導電層との間に設けられた金属化合物層をさらに具備する、請求項１ないし請求項１０のいずれか一項に記載の半導体装置。
  12. 第１方向に延在する酸化物半導体層と、
    前記第１方向と交差する第２方向において前記酸化物半導体層に重畳するゲート電極と、
    前記ゲート電極と前記酸化物半導体層との間に設けられたゲート絶縁膜と、
    前記第１方向において前記酸化物半導体層の上に設けられるとともに導電性酸化物を含む第１の導電層と、
    前記第１方向において前記第１の導電層の上に設けられるとともに金属元素を含む第２の導電層と、
    前記第２の導電層の側面に接する第１の保護膜と、
    前記第１の導電層の側面または上面の少なくとも一部に接する第２の保護膜と、
    前記酸化物半導体層の下に設けられるとともに前記酸化物半導体層に対して電気的に接続されたキャパシタと、
    を具備し、
    前記第１の保護膜および第２の保護膜のそれぞれは、前記第２の導電層よりも酸素の拡散係数が小さい材料を含む、半導体記憶装置。
  13. 前記第２の保護膜を覆う第３の保護膜をさらに具備する、請求項１２に記載の半導体記憶装置。
  14. 前記第１の導電層は凹凸面を有し、当該凹凸面の少なくとも一部において前記第２の保護膜に接する請求項１２または請求項１３に記載の半導体記憶装置。
  15. 第１方向に延在する酸化物半導体層と、
    前記第１方向と交差する第２方向において前記酸化物半導体層に重畳するゲート電極と、
    前記ゲート電極と前記酸化物半導体層との間に設けられたゲート絶縁膜と、
    前記第１方向において前記酸化物半導体層の上に設けられるとともに導電性酸化物を含む第１の導電層と、
    前記第１方向において前記第１の導電層の一部の上に設けられるとともに金属元素を含む第２の導電層と、
    前記第２の導電層の側面に接する保護膜と、
    前記酸化物半導体層の下に設けられるとともに前記酸化物半導体層に電気的に接続されたキャパシタと、
    を具備する、半導体記憶装置。
  16. 前記保護膜は、前記第１の導電層の他の一部の上面にも接する、請求項１５に記載の半導体記憶装置。
  17. 前記酸化物半導体層は、前記第１の導電層に向かって突出する第１の凸部を有する、請求項１２ないし請求項１６のいずれか一項に記載の半導体記憶装置。
  18. 前記第１の導電層は、前記酸化物半導体層に向かって突出する第２の凸部を有する、請求項１２ないし請求項１６のいずれか一項に記載の半導体記憶装置。
  19. 前記第１の導電層に隣接する前記酸化物半導体層の部分は、前記ゲート電極に重畳する前記酸化物半導体層の部分の側面に対して傾斜する側面を有する、請求項１２ないし請求項１８のいずれか一項に記載の半導体記憶装置。
  20. 前記第１の導電層の側面の少なくとも一部は、前記ゲート絶縁膜に接する、請求項１２ないし請求項１９のいずれか一項に記載の半導体記憶装置。
  21. 前記第１の導電層から前記酸化物半導体層に向かって延在する層をさらに具備する、請求項２０に記載の半導体記憶装置。
  22. 前記第１の導電層と前記第２の導電層との間に設けられた金属化合物層をさらに具備する、請求項１２ないし請求項２１のいずれか一項に記載の半導体記憶装置。
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