KR100788373B1 - 실리사이드 모니터링 패턴을 갖는 반도체 소자 - Google Patents

실리사이드 모니터링 패턴을 갖는 반도체 소자 Download PDF

Info

Publication number
KR100788373B1
KR100788373B1 KR1020060079319A KR20060079319A KR100788373B1 KR 100788373 B1 KR100788373 B1 KR 100788373B1 KR 1020060079319 A KR1020060079319 A KR 1020060079319A KR 20060079319 A KR20060079319 A KR 20060079319A KR 100788373 B1 KR100788373 B1 KR 100788373B1
Authority
KR
South Korea
Prior art keywords
poly
silicide
well region
monitoring pattern
pattern
Prior art date
Application number
KR1020060079319A
Other languages
English (en)
Inventor
홍지호
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060079319A priority Critical patent/KR100788373B1/ko
Priority to US11/841,035 priority patent/US20080048272A1/en
Application granted granted Critical
Publication of KR100788373B1 publication Critical patent/KR100788373B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 기판 상에 구비된 다수의 폴리 패드; 상기 다수의 폴리 패드 사이에 소정 면적으로 주기적으로 구비된 다수의 N-웰 영역과 P-웰 영역; 상기 N-웰 영역과 P-웰 영역 각각에 형성된 활성영역; 및 상기 N-웰 영역과 P-웰 영역 및 활성영역 상에서 소정 간격으로 연속 형성되어 연결된 패턴 형태로 구비되고 실리시데이션이 수행되어 상기 다수의 폴리 패드에 연결된 폴리 게이트 라인을 포함하는 실리사이드 모니터링 패턴을 갖는 반도체 소자에 관한 것이다.
실리사이드 모니터링 패턴, 실리시데이션 공정, 폴리 패드, 폴리 게이트 라인

Description

실리사이드 모니터링 패턴을 갖는 반도체 소자{Semiconductor Device including Silicidation Monitoring Pattern}
도 1a는 본 발명의 일실시예에 따른 바(bar) 타입 실리사이드 모니터링 패턴을 도시한 평면도.
도 1b는 본 발명의 일실시예에 따른 바 타입 실리사이드 모니터링 패턴의 A영역을 확대한 확대도.
도 1c는 도 1b의 B-B'선에 따른 단면도.
도 2는 본 발명의 다른 실시예에 따른 반데르 파우(Van der pauw) 타입 실리사이드 모니터링 패턴을 도시한 평면도.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 101: 트랜치
102: 게이트 산화막 103: 확산층
104: 폴리 실리콘층 105: 스페이서 산화막
106: 실리사이드
110,111,112,113,210,211,212,213: 폴리 패드
120: 폴리 게이트 라인 130: N-웰 영역
140,160: 활성영역 150: P-웰 영역
본 발명은 반도체 제조공정에서의 실리사이드 모니터링 패턴에 관한 것으로, 특히 콘택 저항과 게이트 전극의 저항을 줄이기 위하여 수행되는 실리사이드 공정의 불량여부를 모니터링하기 위한 실리사이드 모니터링 패턴에 관한 것이다.
일반적인 반도체 소자제조 공정에서 게이트 및 소스/드레인 영역과 이 영역에 형성되는 콘택(contact) 간의 콘택 저항을 낮추기 위하여 코발트 실리사이드(Cobalt silicide) 또는 니켈 실리사이드(Nikel silicide)를 형성하는 방법이 통상적으로 이용되는데, 이러한 실리사이드 영역에 대한 실리시데이션(silicidation) 공정의 정상 유무를 판별하는 방법으로는 TEM 분석 및 콘택 저항에 대한 전기적인 데이터를 검출함으로써 실리시데이션 공정에 대한 모니터링을 수행할 수 있다.
종래 TEM 분석의 경우는 파괴적인 방식의 모니터링 방법이므로 웨이퍼의 손실을 감수해야 하고 분석 시간이 길며, 국부적인 영역의 모니터링 만이 가능하다는 단점이 있다. 또한, 콘택 저항을 전기적으로 측정하는 다른 방법은 국부적인 모니터링이 아닌 웨이퍼 전체 영역에 대한 모니터링 방법으로서 가장 일반적이고 신뢰도가 높은 데이터를 얻을 수 있는 장점이 있다.
그러나, 통상적인 전기적 콘택 저항의 측정을 통한 모니터링 방법은 웨이퍼 전체 영역에 대한 모니터링 방법이지만, 콘택이 배치되는 영역에 대해서만 한정적으로 모니터링을 수행할 수 있고 소스/드레인을 형성하기 위한 주입 공정에서 발생 할 수 있는 공정 허용치(tolerance)에 의한 콘택 저항의 이상 유무는 판별할 수 없는 한계가 있으므로 정상적인 실리시데이션 형성을 종합적으로 모니터링 하기에는 역시 한계가 있다.
또한, 폴리 게이트에 대한 실리시데이션 형성 유무를 정상적으로 판별하기 위해서는 콘택 형성 공정까지 마무리되고 최종적으로 형성된 금속 배선층에 대해 콘택 저항을 측정해야 하기 때문에, 부가적인 폴리 게이트 패터닝부터 금속 배선층까지의 공정을 진행해야 하므로 신속한 공정 피드백이 어렵고 그에 따라 불량으로 판명된 반도체 소자를 회수할 수 없게 되므로 제조 비용을 낭비하는 단점이 있다. 이러한 종래기술의 문제점 및 한계는 특히, 90nm 이하의 집적도가 높은 폴리 게이트 라인과 스페이서를 갖는 반도체 소자에 있어서는 더욱 심각하다고 할 수 있다.
본 발명은 전술한 종래 기술에서의 문제점을 해결하기 위한 것으로서, 형성된 폴리 게이트 라인과 스페이서 패턴에 대한 오픈/단락 여부를 직접적으로 측정하여, 소스/드레인 형성을 위한 불순물 주입 공정의 이상에 대한 모니터링을 포함하며, 정상적 실리시데이션 형성에 대한 모니터링을 수행할 수 있는 테스트 패턴 구조를 제안하는데 목적이 있다.
또한, 본 발명의 다른 목적은 폴리 게이트 라인에 대한 오픈/단락을 측정하는 패턴을 형성하고 실리시데이션 공정 후에 전기적으로 폴리 게이트 라인에 대한 저항을 측정하여 라인의 오픈/단락 여부를 측정할 수 있으므로 제조비용의 낭비를 막아 비용을 절감할 수 있으며 공정 상태에 따른 빠른 피드백을 얻을 수 있도록 하 는 것이다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 구비된 다수의 폴리 패드; 상기 다수의 폴리 패드 사이에 소정 면적으로 주기적으로 구비된 다수의 N-웰 영역과 P-웰 영역; 상기 N-웰 영역과 P-웰 영역 각각에 형성된 활성영역; 및 상기 N-웰 영역과 P-웰 영역 및 활성영역 상에서 소정 간격으로 연속 형성되어 연결된 패턴 형태로 구비되고 실리시데이션이 수행되어 상기 다수의 폴리 패드에 연결된 폴리 게이트 라인을 포함하는 실리사이드 모니터링 패턴을 갖는 반도체 소자에 관한 것이다.
본 발명에서 상기 폴리 게이트 라인의 패턴 형태는 스네이크(snake) 형태를 가지는 것을 특징으로 하고, 상기 실리사이드 모니터링 패턴은 상기 다수의 폴리 패드가 2개인 바(bar) 타입 실리사이드 모니터링 패턴, 또는 상기 다수의 폴리 패드가 4개인 반데르 파우(Van der pauw) 타입 실리사이드 모니터링 패턴인 것을 특징으로 한다.
또한, 본 발명은 상기 다수의 폴리 패드를 통해 저항을 측정하여, 상기 폴리 게이트 라인의 오픈/단락을 검출할 수 있는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 본 발명의 실시예에서는 종래의 콘택 저항을 전기적으로 측정하여 실리시데이션 공정에 따른 수행 여부를 간접적으로 모니터링하는 종래의 방법과 달리 직접적으로 다수의 폴리 패드에 대해 저항을 측정하여 폴리 게이트 라인과 스페이서 패턴에 대한 오픈/단락 여부를 검출함으로써, 소스/드레인 주입 공정의 이상에 대한 모니터링까 지도 포함하며, 정상적 실리시데이션 공정에 대한 모니터링을 수행할 수 있는 실리사이드 모니터링 패턴을 제안한다.
도 1a는 본 발명의 일실시예에 따른 바(bar) 타입 실리사이드 모니터링 패턴을 도시한 평면도이고, 도 1b는 본 발명의 일실시예에 따른 바 타입 실리사이드 모니터링 패턴의 A영역을 확대한 확대도이며, 도 1c는 도 1b의 B-B'선에 따른 단면도이다.
먼저, 도 1a에 도시된 바와 같이 본 발명의 일실시예에 따른 바 타입 실리사이드 모니터링 패턴은 폴리 실리시데이션까지 완료 후 두 개의 폴리 패드(110,111) 사이에 폴리 게이트 라인(120)이 스네이크(Snake) 형태로서 일정 간격으로 연속 형성되어 연결된 패턴 형태로 구비될 수 있다. 이와 같은 바 타입 실리사이드 모니터링 패턴에 연결된 두 개의 폴리 패드(110,111)에 대해 프로브(probe)를 이용하여 저항을 측정하여 폴리 게이트 라인(120)의 오픈/단락 여부를 판단할 수 있다.
또는, 도 1a의 우측에 도시된 바와 같이, 바 타입 실리사이드 모니터링 패턴에서 폴리 게이트 라인(120)의 길이를 더 연장하여 두 개의 폴리 패드(112,113) 사이에 폴리 게이트 라인(120)이 스네이크(Snake) 형태로서 일정 간격으로 연속 형성되어 연결된 패턴 형태로 구비되어 두 개의 폴리 패드(112,113)에 대해 프로브를 이용한 전기적 측정이 수행되어 폴리 게이트 라인(120)의 오픈/단락 여부를 판단할 수 있다.
구체적으로, 도 1a의 A영역을 확대한 도 1b를 참조하면 반도체 기판(100)상에 구비된 폴리 패드(110,111) 사이에 N-웰 영역(130)과 P-웰 영역(150)이 내포되 어 형성되고, N-웰 영역(130)과 P-웰 영역(150)에 활성영역(140,160)이 섬(island) 형태로 배치되며, 활성영역(140,160) 상에 폴리 게이트 라인(120)이 일정 간격으로 연속 형성되어 연결된 스네이크 형태로 폴리 패드(110,111)에 연결된다.
이와 같은 폴리 게이트 라인(120)은 최소 라인 및 스페이서에 관한 임계치수를 적용하여 스네이크 형태로 형성되고, 그 아래의 활성영역(140,160) 또한 활성영역과 웰 및 소스/드레인 주입 패턴 사이의 스페이스에 대해 디자인 룰에서 허용하는 최소 확장 룰(minimum extension rule)을 적용하여 형성할 수 있다.
따라서, N-웰 영역(130)과 P웰 영역(150) 사이 그리고 N-웰 영역(130)의 소스/드레인과 P-웰 영역(150)의 소스/드레인 간의 패턴이 STI 상에서 중첩(overlap)없이 접촉하게 하여 소스/드레인 형성을 위한 주입공정의 허용치를 벗어나는 비정상적인 주입공정이 수행될 때, 중첩되는 영역의 과잉 도즈에 의해 실리시데이션 공정이 비정상적으로 이루어지면 폴리 패드(110,111)를 통해 측정된 저항을 모니터링하여 실리시데이션의 이상 여부를 판단할 수 있다.
이하, 본 발명의 일실시예에 따른 바 타입 실리사이드 모니터링 패턴을 형성하는 과정을 도 1c를 참조하여 설명한다.
먼저, 반도체 기판(100)상에 초기 산화막과 질화막을 증착한 다음 포토레지스트를 도포하고, 마스크를 이용하여 포토레지스트를 노광 현상한 다음 드러난 질화막과 초기 산화막을 식각하여 제거한다. 이후 노출된 반도체 기판(100)을 일정 깊이로 식각하여 소자 분리 영역인 트랜치(101)를 형성한다. 이어서, 포토레지스터를 제거하고 트랜치(101)를 포함하여 반도체 기판(100)의 상부면에 절연막을 두껍 게 증착하여 트랜치(101)를 충진한다.
이후, 절연막이 형성된 반도체 기판(100)상에 포토레지스터를 도포한 이후 감광막을 노광 현상하여 트랜치(101) 상부의 절연막 위에 포토레지스터의 패턴을 남긴 다음 이를 마스크로 이용하여 절연막을 식각하여 트랜치 절연막 패턴을 형성한다. 이후, 포토레지스터를 제거한 다음 트랜치 절연막 패턴을 소정의 기법, 일예를 들어 CMP를 이용하여 평탄화한 다음 질화막과 산화막을 제거한다.
이후, 반도체 기판(100)에 대해 DI 워터로 세정, 건조한 다음 소자 영역에 P형 도펀트 또는 N형 도펀트 물질을 이온 주입, 확산시켜 농도의 균일성이 높은 N-웰 영역(130)과 P-웰 영역(150)을 형성하고, 이러한 N-웰 영역(130)과 P-웰 영역(150)을 포함하는 반도체 기판(100)의 상부면에 산화막(도시하지 않음)을 형성하고, 게이트 마스크를 이용한 사진 식각 공정으로 N-웰 영역(130)과 P-웰 영역(150)의 소정 영역에 게이트 산화막(102)을 각각 형성한다.
이후에 상기 게이트 산화막(102)을 마스크로 하여 트랜치(101)와 게이트 산화막(102)사이의 N-웰 영역(130)과 P-웰 영역(150) 해당 부위에 패턴을 형성한 다음 N-웰 영역(130)과 P-웰 영역(150)에 각각 반대의 도전성을 갖는 도펀트 물질, 예를 들어 n형 도펀트로서 인(P) 또는 비소(As), 및 p형 도펀트로서 붕소(B) 등을 각각 이온 주입하여 활성영역(140), 즉 소스와 드레인 영역이 되는 n+형 확산층과 p+형 확산층(103)을 형성한다. 그런 다음 P-웰 영역(150)의 상부에 형성되는 게이트 산화막의 상부에 n+폴리실리콘과 N-웰 영역(130)의 상부에 형성되는 게이트 산화막(102)의 상부에 p+폴리실리콘(104)을 소정의 방법을 이용하여 형성하고, 이러 한 게이트 산화막(102)의 상부에 형성되는 n+폴리실리콘과 p+폴리실리콘(104)을 n+형 확산층과 p+형 확산층(103)에 대해 격리하기 위하여 저압 화학 기상 증착법(LPCVD)으로 절연막을 증착시킨 후 이방성 식각을 통해 상기 n+폴리실리콘과 p+폴리실리콘(104)이 증착된 게이트 산화막(102)의 측벽에 스페이서 산화막(105)을 형성한다.
이와 같은 일련의 트랜치 공정 과정을 거쳐 소스와 드레인 및 게이트 지역으로 형성되는 n+확산층, n+폴리실리콘, p+확산층(103), P+폴리실리콘(104) 영역의 형성이 완료되면, 이온 주입을 통하여 p형의 도펀트 물질인 불화붕소(BF2), 붕소(B) 등을 낮은 에너지로 소정 주입할 수 있다.
이와 같이 p형의 도펀트 물질의 이온 주입을 통해 n+형 반도체 영역이 p+형 반도체 특성을 갖도록 형성한 이후, 소자의 전극 연결과 소자와 소자간의 연결 과정에서 발생되는 콘택 저항과 폴리 게이트 전극의 저항을 최소화하기 위한 공정으로 실리시데이션을 수행하기 위하여, 트랜치(101)와 n+확산층, p+확산층(103), n+폴리실리콘 및 P+폴리실리콘(104)영역을 포함하는 반도체 기판(100) 상부면에 상압 화학 기상증착(APCVD)법으로 예를 들어, 티타늄을 균일하게 증착한다.
이와 같이 티타늄의 증착을 실행한 이후에 저온 RTA 공정을 통해 실리콘과 티타늄이 반응하여, n+확산층과, p+확산층(103), n+폴리실리콘 및 P+폴리실리콘(104) 영역에 티타늄 실리사이드(106)가 형성될 수 있다.
이후, n+확산층, p+확산층(103), n+폴리실리콘 및 P+폴리실리콘(104) 영역에 만 티타늄 실리사이드(106)가 잔류하도록 암모니아(NH4OH)와 과산화수소(H2O2) 및 물(H2O)을 이용하여 티타늄 실리사이드(106) 막을 선택 식각하고, 고온의 RTA 공정 과정을 수행하면, 도 1c에 도시된 바와 같이 폴리 게이트 라인(120)이 일정 간격으로 연속 5개의 패턴으로 형성되고 연결된 스네이크 형태로 폴리 패드(110,111)에 연결되어 반도체 제조 공정의 실리시데이션 공정을 완료할 수 있다.
이때, 이와 같이 형성된 5개의 폴리 게이트 라인(120) 패턴에 대해 수행된 실리시데이션 공정의 결과를 모니터링하기 위하여, 직접적으로 폴리 게이트 라인(120)에 연결된 폴리 패드(110,111)에 대해 프로브를 이용하여 저항을 측정함으로써, 폴리 게이트 라인과 스페이스 패턴에 대한 오픈/단락 여부를 판단하고 소스/드레인 주입 공정의 이상 유무에 대한 모니터링까지도 포함할 수 있다.
이하, 본 발명의 다른 실시예에 따른 반데르 파우(Van der pauw) 타입 실리사이드 모니터링 패턴을 도 2를 참조하여 설명한다.
본 발명의 다른 실시예에 따른 반데르 파우(Van der pauw) 타입 실리사이드 모니터링 패턴은 도 2에 도시된 바와 같이 4개의 단자, 즉 4개의 폴리 패드(210,211,212,213)를 이용하여 폴리 게이트 라인(220)의 저항값을 측정하므로 더욱 정확하게 실리시데이션 공정이 충실히 이루어졌는지를 판단할 수 있다. 물론, 도 2에 도시된 반데르 파우(Van der pauw) 타입 실리사이드 모니터링 패턴에서 폴리 게이트 라인(220)의 길이는 도 1a의 우측에 도시된 패턴처럼 더욱 연장하여 형성될 수도 있다.
또한, 폴리 게이트 라인(220)에 대한 오픈/단락을 측정하는 패턴이므로 종래의 콘택 저항을 전기적으로 측정하여 모니터링하는 방법과 달리 폴리 게이트를 패터닝(patterning)한 후 실리시데이션 공정까지만 진행하고, 다수의 폴리 패드를 전기적으로 측정하여 폴리 게이트 라인(220)에 대한 저항을 측정하여 폴리 게이트 라인(220)의 오픈/단락 여부를 측정할 수 있으므로 제조 원료의 낭비를 막아 비용을 절감할 수 있고 공정 상태에 따른 빠른 피드백을 수행할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 직접적으로 다수의 폴리 패드에 대해 저항을 측정하여 폴리 게이트 라인과 스페이서 패턴에 대한 오픈/단락 여부를 검출함으로써, 소스/드레인 주입 공정의 이상에 대한 모니터링까지도 포함하며, 정상적 실리시데이션 공정에 대한 모니터링을 수행할 수 있는 실리사이드 모니터링 패턴을 제공할 수 있다.

Claims (4)

  1. 반도체 기판 상에 구비된 다수의 폴리 패드;
    상기 다수의 폴리 패드 사이에 소정 면적으로 주기적으로 구비된 다수의 N-웰 영역과 P-웰 영역;
    상기 N-웰 영역과 P-웰 영역 각각에 형성된 활성영역; 및
    상기 N-웰 영역과 P-웰 영역 및 활성영역 상에서 소정 간격으로 연속 형성되어 연결된 패턴 형태로 구비되고 실리시데이션이 수행되어 상기 다수의 폴리 패드에 연결된 폴리 게이트 라인을 포함하는 실리사이드 모니터링 패턴을 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 폴리 게이트 라인의 패턴 형태는 스네이크(snake) 형태를 가지는 것을 특징으로 하는 실리사이드 모니터링 패턴을 갖는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 실리사이드 모니터링 패턴은 상기 다수의 폴리 패드가 2개인 바(bar) 타입 실리사이드 모니터링 패턴인 것을 특징으로 하는 실리사이드 모니터링 패턴을 갖는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 실리사이드 모니터링 패턴은 상기 다수의 폴리 패드가 4개인 반데르 파우(Van der pauw) 타입 실리사이드 모니터링 패턴인 것을 특징으로 하는 실리사이드 모니터링 패턴을 갖는 반도체 소자.
KR1020060079319A 2006-08-22 2006-08-22 실리사이드 모니터링 패턴을 갖는 반도체 소자 KR100788373B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060079319A KR100788373B1 (ko) 2006-08-22 2006-08-22 실리사이드 모니터링 패턴을 갖는 반도체 소자
US11/841,035 US20080048272A1 (en) 2006-08-22 2007-08-20 Silicidation monitoring pattern for use in semiconductor manufacturing process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060079319A KR100788373B1 (ko) 2006-08-22 2006-08-22 실리사이드 모니터링 패턴을 갖는 반도체 소자

Publications (1)

Publication Number Publication Date
KR100788373B1 true KR100788373B1 (ko) 2008-01-02

Family

ID=39112576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060079319A KR100788373B1 (ko) 2006-08-22 2006-08-22 실리사이드 모니터링 패턴을 갖는 반도체 소자

Country Status (2)

Country Link
US (1) US20080048272A1 (ko)
KR (1) KR100788373B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102214551B (zh) * 2011-05-06 2016-08-17 上海华虹宏力半导体制造有限公司 监控金属硅化物层形成工艺的方法
US9252202B2 (en) * 2011-08-23 2016-02-02 Wafertech, Llc Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140437A (ja) * 1992-10-27 1994-05-20 Nec Kansai Ltd 電界効果型トランジスタ
JPH09232334A (ja) * 1996-02-26 1997-09-05 Sanyo Electric Co Ltd 化合物半導体装置
JPH11251333A (ja) 1998-02-27 1999-09-17 Nec Corp 半導体装置
KR20020060490A (ko) * 2001-01-11 2002-07-18 윤종용 반도체 장치 및 그 형성 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624487B1 (en) * 2002-05-07 2003-09-23 Texas Instruments Incorporated Drain-extended MOS ESD protection structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140437A (ja) * 1992-10-27 1994-05-20 Nec Kansai Ltd 電界効果型トランジスタ
JPH09232334A (ja) * 1996-02-26 1997-09-05 Sanyo Electric Co Ltd 化合物半導体装置
JPH11251333A (ja) 1998-02-27 1999-09-17 Nec Corp 半導体装置
KR20020060490A (ko) * 2001-01-11 2002-07-18 윤종용 반도체 장치 및 그 형성 방법

Also Published As

Publication number Publication date
US20080048272A1 (en) 2008-02-28

Similar Documents

Publication Publication Date Title
US7688083B2 (en) Analogue measurement of alignment between layers of a semiconductor device
KR101330084B1 (ko) 반도체 장치의 테스트 구조물, 그 형성 방법, 반도체 장치및 이의 제조 방법
KR100856311B1 (ko) 실리사이드 모니터링 패턴
KR100788373B1 (ko) 실리사이드 모니터링 패턴을 갖는 반도체 소자
US7074711B2 (en) Method of fabricating a test pattern for junction leakage current
US9070652B2 (en) Test structure for semiconductor process and method for monitoring semiconductor process
US8890551B2 (en) Test key structure and method for measuring step height by such test key structure
CN102779810B (zh) 金属氧化物半导体测试结构及其形成方法
KR100741882B1 (ko) 고전압 소자 및 그 제조방법
CN109192676B (zh) 界面缺陷的表征方法
US20090159883A1 (en) Test pattern for semiconductor device and method for forming the test pattern
CN113496904A (zh) 功率器件套刻偏差电性测量结构及方法
KR100958625B1 (ko) 반도체 소자의 모니터링 패턴 및 그의 제조방법
KR20100013977A (ko) 반도체 소자의 테스트 패턴 및 이의 제조 방법
KR20000043191A (ko) 반도체소자의 검사장치 제조방법
KR100414678B1 (ko) 반도체 장치의 정션 누설전류 측정용 테스트 구조 제조방법
CN117116912A (zh) 一种半导体测试结构、测试方法及系统
KR100895817B1 (ko) 반도체 소자의 테스트 패턴
KR20090044484A (ko) 반도체 소자의 테스트 패턴 및 그의 형성방법
CN118841402A (en) Semiconductor test structure and semiconductor test method
KR100791712B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR100272262B1 (ko) 게이트 산화막의 특성 및 손상 측정용 테스트패턴
KR100489589B1 (ko) 반도체소자의테스트패턴
US7727851B2 (en) Method of measuring shifted epitaxy layer by buried layer
KR19990017297A (ko) 반도체소자의 테스트패턴 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee