CN102779810B - 金属氧化物半导体测试结构及其形成方法 - Google Patents

金属氧化物半导体测试结构及其形成方法 Download PDF

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Abstract

本发明公开了一种金属氧化物半导体测试结构。划片槽区域位在基材上，基材为第一导电类型，具有第一面以及与第一面相对的第二面。第一导电类型的外延层位于第一面上、第二导电类型的掺杂井位于外延层上、而第一导电类型的掺杂区域位于掺杂井上。具有第一深度的沟渠式栅极位于掺杂区域、掺杂井和在划片槽区域中。导电材料填入具有第二深度的测试通孔中，并且隔离结构覆盖测试通孔的内壁，又位于掺杂井、掺杂区域、外延层、与划片槽区域中，而电连接至外延层，使得测试通孔得以一起测试外延层和基材。

Description

金属氧化物半导体测试结构及其形成方法
技术领域
本发明关于一种新颖的金属氧化物半导体测试结构、其制造的方法以及用于进行晶圆电性合格测试的方法，特别是关于一种新颖的金属氧化物半导体测试结构以及使用此金属氧化物半导体测试结构来进行晶圆电性合格测试的方法，可以完全独立于掺杂井和掺杂区域的干扰之外，来专门读取从基材到外延层的信号。
背景技术
沟渠式栅极金属氧化物半导体(trench gate MOS)是在半导体装置中所使用的一种金属氧化物半导体结构。为了确保制造过程会符合预先设定的标准，所以会对一些未完成的半导体装置进行电气性能方面的测试。例如，在位于基材上与位在外延层上的掺杂井以及掺杂区域中形成沟渠式栅极时，应该要在从晶圆的某一面进行背面抛光前，先进行晶圆电性合格测试(waferacceptance test,WAT)。
如果是在最外层的掺杂井层和最外层的基材上直接进行晶圆电性合格测试(WAT)时，测试结果是掺杂井、掺杂区域、外延层和基材整体测试结果的总和。换句话说，这样并不能获得在不受掺杂井和掺杂区域的干扰下，外延层和基材单独的测试结果。
目前已知有一种测试结构，可以在不会受到掺杂井和掺杂区域的干扰情况下，来取得外延层和基材的数据。设计一个与掺杂井、掺杂区域、外延层和基材相邻的额外重掺杂井，又电连接至掺杂井、掺杂区域、外延层和基材，并直接接触掺杂井、掺杂区域、外延层和基材。将一个信号施加在漏极上，并从重掺杂井读取信号，于是得到不受掺杂井和掺杂区域干扰情况下的外延层和基材的数据。然而，这些专门设计的额外重掺杂井，占有相当大的面积。此外，由于额外设计的重掺杂井仍然是与掺杂井和掺杂区域电连接的，所以所得到的数据仍然不是完全独立于掺杂井和掺杂区域的干扰之外。
发明内容
本发明在第一方面先提出了一种金属氧化物半导体测试结构。一方面，本发明金属氧化物半导体测试结构的制造过程，可以与目前金属氧化物半导体结构的制造过程兼容。在另一个方面，本发明金属氧化物半导体的测试结构，是能够完全独立于相邻的掺杂井和掺杂区域的干扰之外。在第三方面，本发明的金属氧化物半导体测试结构不会在金属氧化物半导体结构上占去过大的面积。
本发明的金属氧化物半导体测试结构包括基材、划片槽区域、外延层、掺杂井、掺杂区域、沟渠式栅极、测试通孔、隔离结构和导电材料。划片槽区域位在基材上，基材为第一导电类型，具有第一面以及与第一面相对的第二面。第一导电类型的外延层位于第一面上，第二导电类型的掺杂井位于外延层上，而第一导电类型的掺杂区域位于掺杂井上。具有第一深度的沟渠式栅极位于掺杂区域、掺杂井和在划片槽区域中。导电材料填入具有第二深度的测试通孔中。隔离结构覆盖测试通孔的内壁。导电材料位于掺杂井、掺杂区域、外延层与划片槽区域中，又电连接至外延层，使得测试通孔得以一起测试外延层和基材。
在本发明的一实施例中，外延层完全覆盖基材。
在本发明的另一实施例中，掺杂井完全覆盖外延层。
在本发明的另一实施例中，掺杂区域完全覆盖掺杂井。
在本发明的另一实施例中，沟渠式栅极与测试通孔的宽度实质上相同。
在本发明的另一实施例中，第二深度大于第一深度。
在本发明的另一实施例中，导电材料是经掺杂的多晶硅。
本发明的第二方面又提出了一种形成了金属氧化物半导体测试结构方法。首先，提供基材、划片槽区域、外延层，掺杂井与掺杂区域。第一导电类型的基材，具有第一面以及与第一面相对的第二面。划片槽区域是位在基材上，第一导电类型的外延层位于第一面上，第二导电类型的掺杂井位于外延层上，第一导电类型的掺杂区域位于掺杂井上。其次，进行刻蚀步骤，以形成穿过掺杂区域与掺杂井的栅极沟渠和测试通孔。接下来，进行氧化步骤，以形成覆盖栅极沟渠内壁的栅极隔离结构，以及形成覆盖测试通孔内壁的隔离结构。继续，进行一回蚀步骤，而专门移除位于测试通孔底部的隔离结构。然后，进行一穿透步骤，以加深测试通孔而深入外延层中。接着，以一导电材料填入测试通孔与栅极沟渠中，以形成一沟渠式栅极和一测试结构，其中导电材料电连接到外延层，使得测试结构得以一起测试外延层和基材。
在本发明的一实施例中，沟渠式栅极与测试通孔的宽度实质上相同。
本发明的第三方面，又提出了一种进行晶圆电性合格测试的方法。首先，提供一种金属氧化物半导体测试结构。包括基材、划片槽区域、外延层、掺杂井、掺杂区域、沟渠式栅极、测试通孔、隔离结构和导电材料。划片槽区域位在基材上，基材为第一导电类型，具有第一面以及与第一面相对的第二面。第一导电类型的外延层位于第一面上，第二导电类型的掺杂井位于外延层上，而第一导电类型的掺杂区域位于掺杂井上。具有第一深度的沟渠式栅极位于掺杂区域、掺杂井和在划片槽区域中。导电材料填入具有第二深度的测试通孔中。隔离结构覆盖测试通孔的内壁。导电材料又位于掺杂井、掺杂区域、外延层、与划片槽区域中，而电连接至外延层，使得测试通孔得以一起测试外延层和基材。其次，在第二面上施加一信号。然后，在不受掺杂区域与掺杂井影响的情况下，自填充测试通孔的导电材料测量信号。
在本发明的一实施例中，外延层完全覆盖基材。
在本发明的另一实施例中，信号是电子信号。
在本发明的另一实施例中，沟渠式栅极与测试通孔的宽度实质上相同。
在本发明的另一实施例中，第二深度大于第一深度。
附图说明
图1-5绘示出形成本发明金属氧化物半导体测试结构的方法。
图6绘示出形成本发明金属氧化物半导体测试结构。
图7绘示出将信号施加于本发明金属氧化物半导体测试结构的第二面。
图8绘示出从填充测试通孔的导电材料来测量信号。
其中，附图标记说明如下：
101      基材           141       栅极沟渠
103      划片槽区域     142       栅极绝缘结构
105      第一面         143       沟渠式栅极
106      第二面         146       测试通孔
110      外延层         147       隔离结构
111      图案化掩膜     148       导电材料
120      掺杂井         149       测试结构
130      掺杂区域       150       信号
具体实施方式
本发明在第一方面，首先提供了一种方法，可以用来形成金属氧化物半导体的测试结构。请参考图1-5，其绘示出形成本发明金属氧化物半导体测试结构的方法。首先，如图1所示，提供基材101、划片槽区域103、外延层110、掺杂井120以及掺杂区域130。基材101通常是一种半导体材料，例如Si，并具有第一导电类型，例如P型或是N型，举例而言，P型。基材101进一步具有第一面105以及与第一面105相对且平行的第二面106。划片槽区域103可以是位于基材101上多个区域(图未示)中的其中一个。
外延层110、掺杂井120和掺杂区域130都位于基材101的第一面105上。例如，外延层110具有第一导电类型，举例而言，N+类型，位于第一面105上并直接接触第一面105。具有第二导电类型的掺杂井120位于外延层110上，并直接接触外延层110。具有第一导电类型的掺杂区域130是位于掺杂井120上。第二导电类型可以是P型或N型，举例而言，P型。
其次，如图2所示，进行刻蚀步骤，而形成栅极沟渠141和测试通孔146。栅极沟渠141和测试通孔146，分别穿透掺杂区域130和掺杂井120。例如，刻蚀步骤可能是一种干刻蚀步骤，并在图案化掩膜111的存在下进行。图案化掩膜111可以经由传统的光刻工艺所形成。在本发明的一实施例中，栅极沟渠141和测试通孔146可以具有大致上相同的宽度W。在本发明的另一实施例中，在刻蚀步骤后，栅极沟渠141可以有第一深度，而测试通孔146可以有第二深度。可以在刻蚀步骤完成后，即可剥除图案化掩膜111。
再来，如图3所示，进行氧化步骤。氧化步骤可能形成栅极绝缘结构142，其覆盖栅极沟渠141的内壁，并同时形成隔离结构147，而覆盖测试通孔146的内壁。氧化步骤可以是一种干式氧化法。栅极绝缘结构142的厚度可以是大约50奈米(nm)左右，而隔离结构147的厚度可以是大约50奈米左右。
然后，如图4所示，再进行回蚀步骤。此回蚀步骤是专门用来移除覆盖测试通孔146内壁部分的隔离结构147。一旦移除了测试通孔146内壁底部的隔离结构147，下方的掺杂井120或是外延层110便会再次暴露出来。回蚀步骤可以是一种蚀穿(break through)步骤。在回蚀步骤后，第二深度便会大于第一深度。
下一步，如图5所示，进行一穿透步骤。此穿透步骤是用来移除测试通孔146底部下方的掺杂井120，而使得测试通孔146可以更加深入到外延层110中。一旦穿透步骤完成后，测试通孔146即会曝露出深埋在掺杂区域130和掺杂井120下方的外延层110。穿透步骤可以是对于硅和氧化物之间具有高选择性蚀刻比的步骤。在穿透步骤后，第二深度即大于第一深度。
随后，如图6所示，使用导电材料148，例如经掺杂硅，来填入测试通孔146和栅极沟渠141中。一旦测试通孔146和栅极沟渠141填入导电材料148之后，栅极沟渠141即成为一沟渠式栅极143，而测试通孔146便成为测试结构149。在测试通孔146的电性隔离结构147存在下，测试结构149能够专门接触并与基材101和外延层110电连接在一起。由于基材101和外延层110位于掺杂区域130与掺杂井120的下方，所以不会受到相邻的掺杂区域130以及掺杂井120可能的干扰。
在经过上述步骤后，便会得到如图6所示的金属氧化物半导体测试结构100。本发明的金属氧化物半导体测试结构100至少包括基材101、划片槽区域103、外延层110、掺杂井120、掺杂区域130、沟渠式栅极143、测试通孔146、隔离结构147和导电材料148。基材101通常是一种半导体材料，例如硅，并具有第一导电类型，例如P型或是N型，举例而言，P型。基材101进一步具有第一面105以及与第一面105相对又平行的第二面106。划片槽区域103可以是位于基材101上多个区域(图未示)中的其中一者。外延层110可以为第一导电类型，例如N+类型，位于第一面105上并直接接触第一面105。较佳者，外延层110会完全覆盖基材101。
一方面，具有第二导电类型的掺杂井120位于外延层110之上，并直接接触外延层110。第二导电类型可以是P型或N型，例如是P型。较佳者，掺杂井120会完全覆盖外延层110。在另一方面，掺杂区域130可以具有第一导电类型，例如N+型，并位于掺杂井120之上。较佳者，掺杂区域130会完全覆盖掺杂井120。
又另一方面，具有第一深度的沟渠式栅极143则位于掺杂区域130、掺杂井120和划片槽区域103中。导电材料148填入栅极沟渠141中而形成沟渠式的栅极143。导电材料148可以包括经掺杂的硅。在本发明的一实施例中，栅极沟渠141与测试通孔146的宽度可以实质上相同。在本发明的另一实施例中，测试通孔146具有第二深度而导电材料148填入测试通孔146中。测试通孔146是位在掺杂区域130、在掺杂井120、在外延层110和在划片槽区域103中。此外，还有隔离结构147覆盖测试通孔146的内壁。本发明的其中一个特征在于，第二深度会大于第一深度。
本发明的另一个特点在于，填入测试通孔146的导电材料148会电连接到外延层110，同时又与相邻的掺杂区域130和掺杂井120绝缘，使得测试通孔146得以在隔离结构147的保护下，与外延层110和基材101电连接在一起，而不受到相邻的掺杂区域130以及掺杂井120可能的干扰。
本发明金属氧化物半导体测试结构100，可用于晶圆电性合格测试中。此晶圆电性合格测试是专门用来测试位于划片槽区域103中、深深埋在掺杂区域130和掺杂井120下方的基材101和外延层110，而不受掺杂区域130和掺杂井120存在的影响。
首先，如图6所示，提供金属氧化物半导体测试结构100。本发明的金属氧化物半导体测试结构100至少包括基材101、划片槽区域103、外延层110、掺杂井120以及掺杂区域130、沟渠式栅极143、测试通孔146、隔离结构147和导电材料148。本发明金属氧化物半导体测试结构100的细节，请参考上面的描述，此处则不多加赘述。
其次，如图7所示，将信号150施加于第二面106。信号150通常是一种电子信号，例如电压信号或电流信号。
然后，如第8图所示，从填充测试通孔146的导电材料148来测量信号150。由于在隔离结构147的存在下，掺杂区域130和掺杂井120均与导电材料148电性隔离，所以晶圆电性合格测试就可以专门读取从基材101传到外延层110的信号150，而对金属氧化物半导体测试结构100进行测试，而完全不会受到掺杂区域130和掺杂井120的影响。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种金属氧化物半导体测试结构，其特征在于，包含：
一第一导电类型的基材，具有一第一面以及与所述第一面相对的一第二面；
一划片槽区域，位于所述基材上；
所述第一导电类型的一外延层，位于所述第一面上；
一第二导电类型的掺杂井，位于所述外延层上；
所述第一导电类型的一掺杂区域，位于所述掺杂井上；
一第一深度的沟渠式栅极，位于所述掺杂井、所述掺杂区域以及所述划片槽区域中；
一第二深度的测试通孔，位于所述掺杂区域、所述掺杂井、所述外延层以及所述划片槽区域中；
一隔离结构，覆盖所述测试通孔的一内壁；以及
一导电材料，填入所述测试通孔中并电连接所述外延层，使得所述测试通孔得以一起测试所述外延层和所述基材。
2.根据权利要求1所述的金属氧化物半导体测试结构，其特征在于，所述外延层完全覆盖所述基材。
3.根据权利要求1所述的金属氧化物半导体测试结构，其特征在于，所述掺杂井完全覆盖位于所述测试通孔以外区域的所述外延层。
4.根据权利要求1所述的金属氧化物半导体测试结构，其特征在于，所述掺杂区域完全覆盖所述掺杂井。
5.根据权利要求1所述的金属氧化物半导体测试结构，其特征在于，所述第一导电类型是N型。
6.根据权利要求1所述的金属氧化物半导体测试结构，其特征在于，所述第一导电类型是P型。
7.根据权利要求1所述的金属氧化物半导体测试结构，其特征在于，所述沟渠式栅极与所述测试通孔的宽度相同。
8.根据权利要求1所述的金属氧化物半导体测试结构，其特征在于，所述第二深度大于所述第一深度。
9.根据权利要求1所述的金属氧化物半导体测试结构，其特征在于，所述导电材料为经掺杂的多晶硅。
10.一种形成金属氧化物半导体测试结构的方法，其特征在于，包含：
提供一基材、一划片槽区域、一外延层、一掺杂区域和一掺杂井，所述基材为一第一导电类型，并具有一第一面以及与所述第一面相对的一第二面，所述划片槽区域位于所述基材上，所述第一导电类型的所述外延层位于所述第一面上，所述掺杂井具有一第二导电类型，并位于所述外延层上，以及所述第一导电类型的所述掺杂区域位于所述掺杂井上；
进行一刻蚀步骤，以形成穿过所述掺杂区域与所述掺杂井的一栅极沟渠和一测试通孔；
进行一氧化步骤，以形成覆盖所述栅极沟渠一内壁的一栅极隔离结构，以及形成覆盖所述测试通孔一内壁的一隔离结构；
进行一回蚀步骤，而专门移除位于所述测试通孔底部的所述隔离结构；
进行一穿透步骤，以加深所述测试通孔而深入所述外延层；
以一导电材料填入所述测试通孔与所述栅极沟渠中，以形成一沟渠式栅极和一测试结构，其中所述导电材料电连接到所述外延层，使得所述测试结构得以一起测试所述外延层和所述基材。
11.根据权利要求10所述的形成金属氧化物半导体测试结构的方法，其特征在于，所述第一导电类型是N型。
12.根据权利要求10所述的形成金属氧化物半导体测试结构的方法，其特征在于，所述第一导电类型是P型。
13.根据权利要求10所述的形成金属氧化物半导体测试结构的方法，其特征在于，所述沟渠式栅极与所述测试通孔的宽度相同。
14.一种进行晶圆电性合格测试的方法，其特征在于，包括：
提供一金属氧化物半导体测试结构，所述金属氧化物半导体测试结构包括：
一第一导电类型的基材，具有一第一面以及与所述第一面相对的一第二面；
一划片槽区域，位于所述基材上；
所述第一导电类型的一外延层，位于所述第一面上；
一第二导电类型的掺杂井，位于所述外延层中；
所述第一导电类型的一掺杂区域，位于所述掺杂井上；
一第一深度的沟渠式栅极，位于所述掺杂井、所述掺杂区域以及所述划片槽区域中；
一第二深度的测试通孔，位于所述掺杂区域、所述掺杂井、所述外延层以及所述划片槽区域中；
一隔离结构，覆盖所述测试通孔的一内壁；以及
一导电材料，填入所述测试通孔中并电连接所述外延层；
在所述第二面上施加一信号；以及
在不受所述掺杂区域与所述掺杂井影响的情况下，从所述测试通孔中的所述导电材料来测量所述信号。
15.根据权利要求14所述的进行晶圆电性合格测试的方法，其特征在于，所述第一导电类型是N型。
16.根据权利要求14所述的进行晶圆电性合格测试的方法，其特征在于，所述第一导电类型是P型。
17.根据权利要求14所述的进行晶圆电性合格测试的方法，其特征在于，所述信号是一电子信号。
18.根据权利要求14所述的进行晶圆电性合格测试的方法，其特征在于，所述沟渠式栅极与所述测试通孔的宽度相同。
19.根据权利要求14所述的进行晶圆电性合格测试的方法，其特征在于，所述第二深度大于所述第一深度。
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