WO2010073624A1

WO2010073624A1 - 半導体装置およびそのテスト方法

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Publication number: WO2010073624A1
Application number: PCT/JP2009/007125
Authority: WO
Inventors: 亀田義男; 中川源洋; 野口宏一朗; 水野正之; 野瀬浩一
Original assignee: 日本電気株式会社
Priority date: 2008-12-26
Filing date: 2009-12-22
Publication date: 2010-07-01
Also published as: US20110260747A1; JPWO2010073624A1; JP5375834B2; US8513970B2

Abstract

半導体装置（１）は、複数の半導体チップ形成領域（１Ａ）が形成された半導体ウェハ（１１）と、半導体ウェハ（１１）の各半導体チップ形成領域（１Ａ）内に設けられた回路部（１２）と、各半導体チップ形成領域（１Ａ）内に設けられるとともに、回路部（１２）に接続され、前記回路部（１２）に供給される電力を制御する制御回路部（１４）と、複数の前記制御回路部（１４）に接続される供給電源線（１８）と、複数の制御回路部（１４）に接続される参照電源線（１７）とを有する。各制御回路部（１４）では、参照電源線（１７）からの参照電圧に基づいて、供給電源線（１８）から供給される電力の電圧を制御する。

Description

半導体装置およびそのテスト方法

　本発明は、半導体装置およびそのテスト方法に関する。

　半導体装置製造工程は半導体基板上に複数の半導体回路を形成する前工程と、複数の回路が形成された半導体基板を個別に切断し半導体チップとする後工程に分けられる。どちらの工程でも、製造された半導体チップの良否を判定するためのテストが行われ、それぞれ、前工程テスト、後工程テストと呼ばれる。テストでは、テスタと半導体回路の間で信号の送受信を行う。

　前工程テストで、半導体基板状態で半導体回路をテストする際に、信号の送受信の方法で接触方式と非接触方式に大別される。
　接触方式では半導体回路に接続されたパッドにプローブ針を当て、プローブ針を介してテスタと半導体回路とが接続される。一方、非接触方式では、半導体回路と磁気結合あるいは容量結合などにより信号の送受信を行う方法であり、半導体回路に接近させた磁気結合プローブあるいは容量結合プローブを介してテストが行われる。プローブ針を使わない非接触方式は、プローブの磨耗がないためテストコストを下げる効果がある。

　また、半導体回路のテスト方法には、機能テストと静的電源電流テストがある。
　機能テストとは、半導体回路にテストベクトルを入力し、それに対する出力をあらかじめ計算された期待値と比較することで、半導体回路の良否を判定する方法である。一方、静的電源電流テストは、不良のある半導体回路が高い静的電源電流レベルを保つことに注目したもので、入力値が変動しない静止状態での電源電流を測定し、正常な静止電源電流と比較することで、半導体回路の良否を判定する方法である。電源電圧がある幅をもって半導体回路の動作することを保障する場合、その電源電圧幅のなかで電圧を変えて機能テストと静的電源電流テストを行う。電源電圧の変更や電源電流の測定ができることで高精度のテストを行うことができる。

　ここで、複数の半導体回路を同時にテストすることはテストのコストを下げる方法として有効である。
　特に、半導体基板状態での前工程テストを効率的に行う方法として特許文献１では、電源線を複数の半導体チップで共有する方法が提案されている。この方法によると、電源線に接続された1箇所のパッドに針を当てて、テスト装置から必要な電圧を与えることで、電源線を共有する複数の半導体チップに同時に電圧を与えることができる。
　また、特許文献２，３にも、一つの電源配線から、複数の半導体回路に対し電源を供給する構造が開示されている。
　さらに、ある半導体チップの不良により過電流が流れた場合、電源線を共有するすべての半導体チップのテストが不可能になる問題を回避するために、特許文献４では、複数の半導体チップに接続された電源線につながるプロービング用パッドとボンディングパッドの間の配線にヒューズを設けて、過電流によりヒューズが溶断することで、共通の電源線から不良半導体チップを電気的に切り離す手法が提案されている。
　また、静止電源電流テストを複数のチップで同時に行う方法として、特許文献５で、半導体チップ内に電源電圧発生器と電源電圧変動を検知する検知器を設けて、電源電圧を必要に応じて遮断する機能をもたせるテスト方法が提案されている。
　さらに、背景技術として特許文献６～８がある。

特開平３－３４５５５号公報特開平６－１２５０６３号公報特開平１１－３５４７２１号公報特開２０００－１２４２７９号公報特開２００５－１３４４０５号公報特開２０００－１５０４２９号公報特開２００５－１５０５１４号公報特開平８－１４８５３３号公報

　しかしながら、半導体基板上の電源線を複数の半導体チップで共有する方法においては、以下のような課題がある。
　半導体基板の大口径化に伴って電源線が長くなり、電源供給点から遠方の半導体回路に与えられる電圧が低下することがある。従って、電圧供給点からの距離によって半導体回路に与えられる電圧が不均一になる。テストは所定の電源電圧で行うべきものであるが、所定の電源電圧が印加されなかった回路では、本来不良と判別されるものが、良と判定される等というテスト精度の低下を招く。
　また、電源線の長さや太さを調整して、電源供給点からの距離によらずに半導体チップに与える電圧が設計上一定になるようにできたとしても、以下のような問題がある。半導体チップの微細化と半導体基板の大口径化に伴って製造プロセスのばらつきが大きくなり、半導体基板上の線幅や配線抵抗がばらついてしまう。そのため、電圧を設計上一定であっても実際に与えられる電圧に不揃いが発生することがある。電圧の不揃いによりテスト精度の低下を招く。

　本発明によれば、複数の半導体チップ形成領域が形成された半導体ウェハと、前記半導体ウェハの各半導体チップ形成領域内にそれぞれ設けられた複数の回路部と、前記各半導体チップ形成領域内に設けられるとともに、前記各回路部にそれぞれ接続され、前記回路部に供給される電力を制御する複数の制御回路部と、複数の前記制御回路部に接続される供給電源線と、複数の前記制御回路部に接続される参照電源線とを有し、前記制御回路部では、前記参照電源線からの参照電圧に基づいて、前記供給電源線から供給される電力の電圧を制御する半導体装置が提供される。
　また、本発明によれば、上述した半導体装置のテスト方法であって、前記供給電源線および前記参照電源線から前記制御回路部に対して電力を供給するとともに、前記制御回路部では、前記参照電源線からの参照電圧に従って、前記供給電源線から供給される電力の電圧を制御して、前記回路部に供給される電力の電圧を調整し、前記回路部のテストを行う半導体装置のテスト方法も提供される。

本発明によれば、テスト精度を向上させることができる半導体装置およびこの半導体装置を使用したテスト方法が提供される。

　上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。

本発明の第一実施形態にかかる半導体装置を示す平面図である。半導体装置の一部を拡大した平面図である。制御回路部を示す図である。半導体装置のテスト方法を示す図である。本発明の第二実施形態にかかる半導体装置を示す平面図である。半導体装置の一部を拡大した平面図である。半導体装置の断面図である。制御回路部を示す図である。半導体装置のテスト方法を示す図である。半導体装置のテスト方法を示す図である。本発明の第三実施形態にかかる半導体装置の断面図である。本発明の変形例にかかる半導体装置を示す平面図である。本発明の第四実施形態にかかる半導体装置を示す模式図である。本発明の第四実施形態にかかる半導体装置の要部を示す模式図である。本発明の第五実施形態にかかる半導体装置を示す模式図である。本発明の第五実施形態にかかる半導体装置の要部を示す模式図である。本発明の第六実施形態にかかる半導体装置を示す模式図である。本発明の第六実施形態にかかる半導体装置の要部を示す模式図である。

　以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一実施形態）
　はじめに、図１，２を参照して、本実施形態の半導体装置１の概要について説明する。
　本実施形態の半導体装置１は、複数の半導体チップ形成領域１Ａが形成された半導体ウェハ１１と、半導体ウェハ１１の各半導体チップ形成領域１Ａ内に設けられた複数の回路部１２と、各半導体チップ形成領域１Ａ内に設けられるとともに、各回路部１２に接続され、前記回路部１２に供給される電力を制御する複数の制御回路部１４と、複数の前記制御回路部１４に接続される供給電源線１８と、複数の制御回路部１４に接続される参照電源線１７とを有する。
　各制御回路部１４では、参照電源線１７からの参照電圧に基づいて、供給電源線１８から供給される電力の電圧を制御する。

　次に、半導体装置１の詳細について説明する。
　図１、２に示すように、半導体装置１の半導体ウェハ１１には、複数の半導体チップ形成領域１Ａと、各半導体チップ形成領域１Ａ間に配置されるダイシング領域１Ｂとが形成されている。
　ダイシング領域１Ｂには、その長手方向に沿って、供給電源線１８と参照電源線１７とが配置されている。供給電源線１８および参照電源線１７はそれぞれ複数の制御回路部１４に接続される。
　また、ダイシング領域１Ｂには、供給電源線１８に接続された一つの供給電源パッド１６が配置される。さらには、ダイシング領域１Ｂには、参照電源線１７に接続された一つの参照電源パッド１５が配置される。

　各半導体チップ形成領域１Ａ内には、回路部１２と、制御回路部１４とが配置されている。
　回路部１２は、半導体チップを構成する半導体回路であり、この回路部１２には、複数のプロービング／ボンディングパッド１９が接続されている。このプロービング／ボンディングパッド１９は、半導体チップ形成領域１Ａ内に配置されている。プロービング／ボンディングパッド１９とは、プロービングにも、ボンディングにも使用可能なパッドである。なお、プロービング／ボンディングパッドはプロービングパッドとボンディングパッドに分割して配置してもよい。

　回路部１２は、プロービング／ボンディングパッド１９を通して、信号入出力が可能であり、与えられた入力信号に対して何らかの処理を行った結果を信号として出力する。たとえば、接触テスト方式では、プロービング／ボンディングパッドのすべてまたは一部に当てたプローブ針（端子）を介してテスト装置と接続される。
　また、回路部１２には、電力が供給される供給電源入力部（電源入力部）１２１が形成されている。この供給電源入力部１２１は、制御回路部１４の供給電源出力部１４３に接続される。
　さらには、回路部１２には、信号の入出力を行う信号入出力部１２３が形成されている。信号入出力部１２３は、プロービング／ボンディングパッド１９に接続される。
　なお、回路部１２は、図示しない接地線に接続されている。この接地線は、ダイシング領域１Ｂを通り他の回路部１２にも接続されている。

　制御回路部１４は、回路部１２に接続され、回路部１２に供給される電力の電圧を制御するためのものである。この制御回路部１４には、供給電源線１８および参照電源線１７が接続される。
　ここで、供給電源線１８および参照電源線１７には、複数の制御回路部１４が接続されるが、半導体装置１のすべての制御回路部１４が、供給電源線１８および参照電源線１７に接続されてもよく、また、一部の複数の制御回路部１４が、供給電源線１８および参照電源線１７に接続されてもよい。このようにすることで、1本の供給電源線１８を流れる電流量を削減することができる。

　制御回路部１４には、供給電源線１８が接続される供給電源入力部１４１が形成されるとともに、参照電源線１７が接続される参照電源入力部１４２が形成されている。供給電源入力部１４１からは、供給電源線１８に接続される引き出し配線が延びている。同様に、参照電源入力部１４２からは、参照電源線１７に接続される引き出し配線が延びている。
　さらには、制御回路部１４には、回路部１２へ電源を供給するための供給電源出力部１４３が形成されている。

　図３に示すように、制御回路部１４は、P型トランジスタ（ＰＭＯＳトランジスタ）１４４と演算増幅器（演算器）１４５とを含んで構成される。制御回路部１４の参照電源入力部１４２と供給電源入力部１４１は、それぞれ、演算増幅器１４５の反転入力端子、P型トランジスタ１４４のソース端子（ソース電極）に接続されている。
　制御回路部１４の供給電源出力部１４３は、P型トランジスタ１４４のドレイン端子（ドレイン電極）と演算増幅器１４５の非反転入力端子に接続されている。演算増幅器１４５の出力端子はP型トランジスタ１４４のゲート端子（ゲート電極）と接続されている。
　演算増幅器１４５は供給電源出力部１４３に与えられる電圧と参照電源入力部１４２に与えられる電圧との差を算出する。算出した差が所定値以上である場合には、供給電源出力部１４３にかかる電圧と参照電源入力部１４２にかかる参照電圧との差が所定値未満となるように、演算増幅器１４５により、P型トランジスタ１４４のソース、ドレイン間の抵抗値が調整される。たとえば、演算増幅器１４５は、P型トランジスタ１４４のソース端子とドレイン端子間の抵抗値を高くするようにP型トランジスタ１４４のゲート端子に印加し、所望の電圧が供給電源出力部１４３にかかることとなる。
　算出した差が所定値未満である場合には、演算増幅器１４５はＰ型トランジスタ１４４に対して作用せず、供給電源出力部１４３に与えられる電圧と参照電源入力部１４２に与えられる電圧との差が維持されるように、Ｐ型トランジスタ１４４が駆動する（演算増幅器１４５により、P型トランジスタ１４４のソース、ドレイン間の抵抗値が調整される。）。

　例えば、制御回路部１４においては、供給電源入力部１４１に１．５Ｖの電圧を与えるとともに、参照電源入力部１４２に１．２Ｖの電圧を与え、供給電源出力部１４３に１．２Ｖの電圧を得ることが可能である。
　なお、演算増幅器１４５の入力インピーダンスは高い。そのため、参照電源線１７の配線抵抗による電圧降下や、参照電源線１７の線幅や配線抵抗のばらつきが生じたとしても、参照電源入力部１４２にかかる電圧値はほとんど影響をうけない。
　すなわち、参照電源入力部１４２には、高いインピーダンスがかかるため、供給電源入力部１４１にかかる電圧値が下がったとしても、参照電源入力部１４２にかかる電圧値は下がりにくくなっている。参照電源入力部１４２には、供給電源入力部１４１に比べ、高いインピーダンスがかかる。

　次に、図４を参照して、このような半導体装置１のテスト方法について説明する。
　はじめに、半導体装置１の供給電源パッド１６および参照電源パッド１５にプローブ針を接触させてテスト装置と、半導体装置１とを電気的に接続する（ステップＳ１１）。

　次に、テスト対象となる回路部１２の信号入出力部１２３に接続されたプロービング／ボンディングパッド１９を介してテスト装置を接続する。（ステップＳ１２）。ここでは、複数の回路部１２がテスト対象となる。
　供給電源パッド１６を介してテスト装置からテストに必要な電力を、制御回路部１４さらには、回路部１２に供給する。また、参照電源パッド１５を介してテスト装置からテストにおける所望の電圧を制御回路部１４に印加する（ステップＳ１３）。
　これによって、供給電源線１８と参照電源線１７とに接続された複数の回路部１２に必要な電源を供給することができる。
　具体的には、供給電源線１８および参照電源線１７は、制御回路部１４に接続されているため、供給電源線１８からの電力と、参照電源線１７からの電力は、制御回路部１４に導入される。
　制御回路部１４では、供給電源線１８からの供給電圧と、参照電源線１７からの供給電圧とを比較し、回路部１２に印加される電圧を調整する。
　この状態で、テスト装置と複数の回路部１２との間で、同時にテストパターンの送受信を行い、テストを行う（ステップＳ１４）。

　次に、本実施形態の作用効果について説明する。
　本実施形態では、各半導体チップ形成領域１Ａに回路部１２と、回路部１２に供給される電力を制御する制御回路部１４とが設けられている。
　そして制御回路部１４には、供給電源線１８と、参照電源線１７とが接続されている。
　供給電源線１８は、複数の制御回路部１４を介して回路部１２に接続されるが、制御回路部１４にて参照電源線１７からの参照電圧に従って、供給電源線１８から供給される電力の電圧を制御しているため、回路部１２に印加される電圧が所望の値からずれてしまうことを防止できる。
　これにより、半導体装置１のテスト精度の低下を防止できる。

　また、本実施形態では、１本の供給電源線１８および１本の参照電源線１７を複数の制御回路部１４に接続しているため、複数の回路部１２に同時に所望の電圧を印加することができ、複数の回路部１２のテストを精度よく、同時に行うことができる。
　さらには、本実施形態では、半導体チップ形成領域１Ａに制御回路部１４が設けられているため、たとえば、参照電源電圧を変えて、異なる電圧で回路部１２のテストを行うこともできる。

（第二実施形態）
　図５～図１０を参照して、本発明の第二実施形態について説明する。
　図５，６に示すように、本実施形態の半導体装置２は、各半導体チップ形成領域１Ａにそれぞれシールリング２０が設けられている。また、制御回路部１４に対しスイッチ部２７（図８参照）、電源遮断制御用のパッド２６が接続されている。他の点は前記実施形態と同様である。
　シールリング２０は、制御回路部１４、回路部１２、スイッチ部２７を囲むように平面四角枠状に形成されている。
　ここで、図７を参照して、シールリング２０の構成について詳細に説明する。
　半導体装置２の半導体ウェハ１１上には、複数の層間絶縁膜２１Ａ～２１Ｆが積層されている。
　各層間絶縁膜２１Ａ～２１Ｆは、半導体チップ形成領域１Ａおよびダイシング領域１Ｂを被覆している。
　シールリング２０は半導体チップ形成領域１Ａ内に配置されており、各層間絶縁膜中に埋め込まれた金属層２０Ａ、２０Ｃ，２０Ｅと、金属層２０Ａおよび金属層２０Ｃを接続するビア２０Ｂ、金属層２０Ｃと金属層２０Ｅを接続するビア２０Ｄとを備えている。シールリング２０は、リング状の金属層２０Ａ、２０Ｃ，２０Ｅ、ビア２０Ｂ，２０Ｄを積層して構成されている。金属層２０Ａ、２０Ｃ，２０Ｅ、ビア２０Ｂ，２０Ｄもいずれも、たとえば、銅等の金属等の導導体で構成される。
　このシールリング２０の金属層２０Ｃには、引き出し配線となる金属配線２５を介して供給電源線１８が接続される。
　さらには、シールリング２０の金属層２０Ｃには、制御回路部１４の供給電源入力部１４１が、引き出し配線となる金属配線２８を介して接続される。

　また、半導体装置２の層間絶縁膜２１Ａ中には、導電層としてポリシリコン層２２が形成されている。
　このポリシリコン層２２は、シールリング２０が設けられた層間絶縁膜２１Ｂ～２１Ｆよりも下方の層間絶縁膜２１Ａ中に形成されている。このポリシリコン層２２は、半導体チップ形成領域１Ａおよびダイシング領域１Ｂにまたがって形成され、基板表面側から平面視した際に、シールリング２０の１辺よりも幅広となっている。
　ポリシリコン層２２はシールリング２０の１辺に交差して延びている。このポリシリコン層２２には制御回路部１４の参照電源入力部１４２が、ビア２３を介して、接続され、また、ポリシリコン層２２には、参照電源線１７がビア２４を介して接続される。
　ポリシリコン層２２とシールリング２０とは、層間絶縁膜により電気的に絶縁されている。第一実施形態で述べたように、参照電源入力部１４２のインピーダンスが高いため、ポリシリコン層２２がシールリング２０に比べて高抵抗であっても、ここでは問題にならない。
　なお、ここでは、ポリシリコン層２２に参照電源線１７が接続され、シールリング２０に供給電源線１８が接続されるとしたが、ポリシリコン層に供給電源線１８が接続され、シールリングに参照電源線１７が接続されてもよい。

　図８に示すように、制御回路部１４には、スイッチ部２７が接続されている。
　スイッチ部２７は、所定の信号が入力される入力部２７１と、抵抗２７２と、Ｐ型トランジスタ１４４を備えて構成され、抵抗２７２を介して入力部２７１と、Ｐ型トランジスタ１４４のゲート端子とが接続されている。
　入力部２７１には、図５，６に示す電源遮断制御用のパッド２６が接続されており、パッド２６に信号入力用の端子を接触させ、入力部２７１に高レベルの信号を入力することで、ゲート端子に正の電圧が印加され、Ｐ型トランジスタ１４４が駆動しない状態とすることができる。これにより、制御回路部１４が遮断された状態となり、供給電源線１８と回路部１２との接続が遮断された状態となり、電流が流れない。
　一方で、入力部２７１に信号を入力しない状態においては、Ｐ型トランジスタ１４４が駆動状態となり、供給電源線１８と回路部１２とが制御回路部１４を介して接続された状態となり、制御回路部１４により、電圧が制御されて、回路部１２に所定の電圧が印加されることとなる。
　なお、本実施形態では、スイッチ部２７を構成するトランジスタ（第二のトランジスタ）と制御回路部１４を構成するトランジスタとを同じトランジスタ（Ｐ型トランジスタ１４４）とした。換言すると、トランジスタ１４４が、制御回路部１４を構成するトランジスタとスイッチ部２７を構成するトランジスタの２つの機能を果たした。これに限らず、スイッチ部２７を構成するトランジスタとして、Ｐ型トランジスタ１４４とは別に回路部１２と、供給電源線１８との間に他のトランジスタを設け、回路部１２と、供給電源線１８との接続、遮断を制御してもよい。この場合には、他のトランジスタは、回路部１２と供給電源線１８との間に配置されていればよく、たとえば、他のトランジスタは、供給電源線１８と制御回路部１４との間に配置されてもよく、また、他のトランジスタは、制御回路部１４と回路部１２との間に配置されてもよい。

　次に、図９を参照して、本実施形態の半導体装置２のテスト方法について説明する。
　半導体ウェハ１１上の供給電源パッド１６と参照電源パッド１５にプローブ針を接触させてテスト装置と電気的に接続する（ステップＳ２１）。
　接触テスト方式の場合、テスト対象の半導体チップの信号入出力部１２３に接続されたプロービング／ボンディングパッド１９を介してテスト装置を接続する（ステップＳ２２）。
　加えて、電源遮断制御用のパッド２６に対し、テスト装置の信号入力用の端子を接触させて、テスト装置を接続する（ステップＳ２３）。
　供給電源パッド１６を介して制御回路部１４にテストに必要な電圧を与え、また、参照電源パッド１５を介して制御回路部１４にテストにおける所望の電圧を与える（ステップＳ２４）。
　この状態で静的電源電流テスト（後述）を行い、各半導体チップの良否を判定する（ステップＳ２５）。
　次に、テスト装置から、電源遮断制御用のパッド２６を介して入力部２７１へ信号を送り、良半導体チップの制御回路部１４を接続状態（供給電源線１８と回路部１２とが接続された状態）に、不良半導体チップの制御回路部１４を遮断状態（供給電源線１８と回路部１２と遮断された状態）とする（ステップＳ２６）。過大な電流が流れる不良チップが供給電源線１８から遮断されているので、供給電源線１８を共有する他の半導体チップは不良半導体チップの影響を受けることがないという効果がある。この状態で、機能テストを行う（Ｓ２７）。
　機能テストを行う際には、前記実施形態と同様、制御回路部１４では、供給電源線１８からの供給電圧と、参照電源線１７からの供給電圧とを比較し、回路部１２に印加される電圧を調整する。

　ここで、静的電源電流テストの詳細の流れ図を図１０に示す。
　はじめに、たとえば、ウェハに形成された複数の半導体チップのうち、一部の半導体チップを測定対象半導体チップとする（ステップＳ３１）。測定対象となる半導体チップは、一つであってもよく、また、複数であってもよい。テスト装置から、電源遮断制御用のパッド２６を介して入力部２７１へ信号を送り、スイッチ部２７が接続された状態、すなわち、測定対象半導体チップの制御回路部１４を接続状態とし、供給電源線１８と回路部１２とを接続する。また、テスト装置から、電源遮断制御用のパッド２６を介して入力部２７１へ信号を送り、測定対象半導体チップ以外の半導体チップのスイッチ部２７が遮断された状態、すなわち、制御回路部１４を遮断状態とし、供給電源線１８と回路部１２とを遮断する（ステップＳ３２）。
　この状態で、供給電源パッド１６および接地線間に流れる静的電源電流を測定し（ステップＳ３３）、測定した静的電源電流が正常な値より高いかどうかを判定する（ステップＳ３４）。
　測定した静的電源電流が正常値である場合には、測定半導体チップのすべてを良半導体チップとする（ステップＳ３５）。
　次に、半導体ウェハ上に他の良否不明半導体チップが存在するかを判定し（ステップＳ３６）、存在する場合はテスト未終了のためステップＳ３１に戻り、存在しない場合はすべての半導体チップのテストが終了したので静的電源電流テストを終了する。
　一方、ステップＳ３４で測定電流が正常な値より高いと判定された場合、測定対象半導体チップの中の1チップ以上に不良があることが分かる。
　測定対象半導体チップが一つである場合（ステップＳ３７）には、その一つの半導体チップが不良半導体チップであると判定する（ステップＳ３８）。
　一方、測定対象半導体チップが２つ以上の場合（ステップＳ３７）は、測定対象半導体チップの中のどれに不良があるのか判別するために、ステップＳ３４での判定に用いた測定対象半導体チップの一部を新たな測定対象半導体チップとし（ステップＳ３９）、ステップＳ３２に戻る。

　ここで、図１０のステップＳ３１で、良否不明半導体チップのうちの1つを測定対象半導体チップとすると、1チップの静的電源電流テストが可能である。

　機能テストが終了した後、半導体装置２はダイシングされ、複数の半導体チップが得られる。前工程テストで良半導体チップと判定された半導体チップは、リードフレームとボンディングパッドの間でボンディングされ、樹脂やセラミックで全体がモールドされ、半導体パッケージとなる。
　次に、半導体パッケージの状態で制御回路部１４が遮断状態になるような信号レベルを入力部２７１に与える。例えば、電源遮断制御用のパッド２６が入力部２７１に接続されていて、入力部２７１が低い電圧で遮断状態になる場合、電源遮断制御用のパッド２６と半導体パッケージのグランドをボンディングで接続する。このようにすることで、半導体チップが個別に切断された後、供給電源線１８の端面が半導体チップの壁面に現れ、金属屑等を通して、この端面が半導体チップのパッドもしくはパッケージ時のボンディングと短絡したとしても、半導体チップの制御回路部１４が遮断状態になっているので、回路部１２の動作に影響しないという効果がある。

　このような本実施形態によれば、第一実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
　本実施形態では、参照電源電圧を所望の電圧値とすることで、製造された回路部１２に合わせて電圧値や判定レベルを調整することができる。これにより、精度の高い静的電源電流テストが可能である。

　さらに、本実施形態では、制御回路部１４には、スイッチ部２７が接続されており、
機能テストを行う際に、良半導体チップの制御回路部１４を接続状態に、不良半導体チップの制御回路部１４を遮断状態とすることができる。
　これにより、過大な電流が流れる不良チップが供給電源線１８から遮断されているので、供給電源線１８を共有する他の半導体チップは不良半導体チップの影響を受けることないという効果がある。

（第三実施形態）
　図１１を参照して本発明の第三実施形態について説明する。
　第二実施形態では、ポリシリコン層２２に制御回路部１４の参照電源入力部および参照電源線が接続されていた。
　これに対し、本実施形態では、半導体ウェハ１１表面に形成された拡散層１１１に、制御回路部１４の参照電源入力部１４２および参照電源線１７が接続される。他の点は第二実施形態と同様である。
　より詳細に説明すると、シリコン基板等の半導体ウェハ１１表面には、シールリング２０の１辺をよこぎるように、導電層として拡散層１１１が形成されている。この拡散層１１１は、半導体ウェハ１１に対し、たとえば、ｎ型の不純物を拡散させることで形成されるものである。拡散層１１１は、半導体チップ形成領域１Ａおよびダイシング領域１Ｂにまたがって形成され、シールリング２０の１辺の幅（延在方向と直交する方向の寸法）よりも幅広となっている。
　拡散層１１１には、ビア２３，２４を介して、制御回路部１４の参照電源入力部１４２および参照電源線１７が接続される。拡散層１１１と、シールリング２０とは、シールリング２０の下方に設けられた層間絶縁膜２１Ａにより絶縁されている。
　参照電源入力部１４２のインピーダンスが高いことから、拡散層１１１がシールリング２０に比べて高抵抗であっても問題にならない。
　このような本実施形態によれば、第二実施形態と同様の効果を奏することができる。
　なお、ここでは、拡散層１１１に参照電源線１７が接続され、シールリング２０に供給電源線１８が接続されるとしたが、拡散層１１１に供給電源線１８が接続され、シールリングに参照電源線１７が接続されてもよい。

（第四実施形態）
　次に、図１３，１４を参照して、本発明の第四実施形態について説明する。
　本実施形態の半導体装置４は、回路部１２に流れる電流値の測定に使用される電流検出用素子４０を備える。
電流検出用素子は、少なくとも一つの半導体チップ形成領域内にあればよく、複数の半導体チップ形成領域内それぞれにあってもよい。また、すべての半導体チップ形成領域内にあってもよい。後述する実施形態においても同じである。
　他の点は、第一実施形態と同様である。なお、第二実施形態あるいは第三実施形態と同様の構成としてもよい。
　はじめに、本実施形態の概要について説明する。
　本実施形態では、半導体装置４の電流検出用素子４０と外部測定装置Ｍとで、半導体装置４の回路部１２に流れる電流値を測定する測定ユニットが構成される。半導体装置４の制御回路部１４は、供給電源線１８からの電力を、回路部１２に出力するための供給電源出力部１４３を有し、電流検出用素子４０は、一端が制御回路部１４の供給電源出力部１４３に接続されるとともに、他端が回路部１２に接続された抵抗素子４１と、この抵抗素子４１の端部間に生じる電位差を検出する検出部４２１とを有する。外部測定装置Ｍは、検出部４２１で検出された抵抗素子４１の端部間に生じる電位差と、抵抗素子４１の抵抗値とから、オームの法則に基づいて回路部１２に流れる電流値を算出する。
　次に、本実施形態を詳細に説明する。
　各半導体チップ形成領域１Ａ内には、電流検出用素子４０が配置されている。
　この電流検出用素子４０は、制御回路部１４と、回路部１２との間に配置され、制御回路部１４から、回路部１２へ供給される電流値の測定に使用される。本形態では電流検出用素子４０が制御回路部１４の出力と回路部１２との間に直列に接続されている。

　電流検出用素子４０は、図１４に示すように、抵抗素子４１と、測定部４２とを備える。
　抵抗素子４１は、一端が制御回路部１４の供給電源出力部１４３に接続され、他端が回路部１２に接続される。
　測定部４２は、抵抗素子４１の一対の端部間に生じる電位差を検出する検出部（増幅器）４２１と、この増幅器４２１に接続されたアナログ・デジタル変換回路４２２とを有する。
　制御回路部１４からの電流を抵抗素子４１に流し、抵抗素子４１の端部間に発生する電位差を増幅器４２１にて検出するとともに、増幅する。そして、アナログ・デジタル変換回路４２２にて電位差をデジタル値に変換する。
　アナログ・デジタル変換回路４２２は、外部測定装置Ｍに接続され、外部測定装置Ｍでは、抵抗素子４１の端部間の電位差と、抵抗素子４１の抵抗値とから、回路部１２に流れる電流値を算出する。
　なお、抵抗素子４１の両端の電位差をアナログ・デジタル変換回路４２２を介さずに、直接電流値を算出したり、増幅後の電圧値からアナログ・デジタル変換回路４２２を介さずに直接電流値を算出する電流測定の形態もありうる。

　このような第四実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
　第三実施形態にて前述したように、半導体装置１のテストには、回路部１２に流れる電流を測定し、良不良を判定するテストがある（静的電源電流テスト）。
　複数の回路部１２が供給電源線１８に接続されているため、供給電源パッド１６を使用して、電流値を測定しようとしても、供給電源パッド１６では、複数の回路部１２に流れる電流の総和しか測定できないため、回路部１２ごとに流れる電流を迅速に判別できない。
　これに対し、本実施形態では、回路部１２ごとに、電流検出用素子４０を設けているため、各回路部１２に流れる電流を把握し、回路部１２の良不良を判定することができる。
　また、本実施形態では、制御回路部１４と、回路部１２との間に、電流検出用素子４０を配置すればよく、半導体装置を非常に簡単な構成とすることができる。

（第五実施形態）
　図１５、１６を参照して、本発明の第五実施形態について説明する。
　本実施形態の半導体装置５は、回路部１２に流れる電流値の測定に使用される電流検出用素子５０を備える。
　他の点は、第一実施形態と同様である。なお、第二実施形態あるいは第三実施形態と同様の構成としてもよい。
　本実施形態の概要について説明する。
　本実施形態では、半導体装置５の電流検出用素子５０と、外部測定装置Ｍとで半導体装置５の回路部１２に流れる電流値を測定する測定ユニットが構成される。
　電流検出用素子５０は、トランジスタ５１と、このトランジスタ５１に直列接続された抵抗素子５２と、抵抗素子５２にかかる電圧を検出する検出部５３とを備え、トランジスタ５１のゲート電極には、制御回路部１４のトランジスタ１４４のゲート電極に印加される電圧と同じ電圧が印加され、抵抗素子５２には、トランジスタ５１からの電流が流れる。
　一方、外部測定装置Ｍには、トランジスタ１４４のゲート電極にかかるゲート電圧におけるトランジスタ５１，１４４に流れる電流比、および、抵抗素子５２の抵抗値が記憶されている。また、外部測定装置Ｍは、トランジスタ５１からの電流が流れた際の抵抗素子５２の両端間の電位差を検出する。外部測定装置Ｍは、抵抗素子５２の両端間の電位差、抵抗素子５２の抵抗値、トランジスタ５１，１４４の電流比に基づいて、トランジスタ１４４に流れる電流値を算出する。

　次に、本実施形態について詳細に説明する。
　電流検出用素子５０は、制御回路部１４に接続され、回路部１２には直接接続されていない。電流検出用素子５０は、制御回路部１４の内部信号を入力としていることが本実施形態の特徴である。本形態では、電流検出用素子５０は、制御回路部１４のＰ型トランジスタ１４４のゲート電圧を検出する。設計データと、検出したＰ型トランジスタ１４４のゲート電圧とに基づいて、回路部１２に流れる電流値を把握することができる。

　図１６を参照して、より詳細に説明する。
　図１６に示すように、電流検出用素子５０は、トランジスタ５１と、抵抗素子５２と、アナログ・デジタル変換回路５３とを備える。
　トランジスタ５１は、ＰＭＯＳトランジスタであり、ゲート端子（ゲート電極）には、制御回路部１４の演算増幅器１４５が接続されている。換言すると、トランジスタ５１のゲート端子には、制御回路部１４のＰ型トランジスタ１４４のゲート端子にかかる電圧と同じ電圧がかかるようになっている。
　トランジスタ５１のソース端子は、供給電源線１８に接続され、ドレイン端子は、抵抗素子５２が接続される。
　抵抗素子５２には、トランジスタ５１からの電流が流れる。すなわち、抵抗素子５２には、トランジスタ５１のソース端子、ドレイン端子間に流れた電流と同じ量の電流が流れる。このとき、抵抗素子５２の両端間には電位差が発生する。
　アナログ・デジタル変換回路（検出部）５３は、抵抗素子５２の両端間の電位差を検出して、これをデジタル値に変換する。
　アナログ・デジタル変換回路５３で得られたデジタル値は、外部測定装置Ｍに送られる。
　ここで外部測定装置Ｍには、抵抗素子５２の抵抗値が記憶されている。抵抗素子５２の抵抗値は設計時にあらかじめ把握されている。外部測定装置Ｍでは、この抵抗値と、アナログ・デジタル変換回路５３を介して得られた抵抗素子５２の両端間の電位差とから、オームの法則に基づいて電流値が算出される。この電流値は、トランジスタ５１に流れる電流に該当する。
　さらに、外部測定装置Ｍには、トランジスタ５１の特性と、トランジスタ１４４の特性（具体的には、特定のゲート電圧（抵抗素子５２に電流を流す際にトランジスタ５１に印加されたゲート電圧）における２つのトランジスタ５１，１４４の電流比）が記憶されている。トランジスタ５１の特性と、トランジスタ１４４の特性は設計時に把握することができる。
　外部測定装置Ｍでは、抵抗素子５２の両端間の電位差から算出した前記電流値と、特定のゲート電圧におけるトランジスタ５１とトランジスタ１４４との電流比とから、トランジスタ１４４に流れる電流値、すなわち、回路部１２に流れる電流値を算出することができる。
　なお、設計時に把握できるトランジスタ等の特性と、製造されたトランジスタの特性との間で製造ばらつきが大きく発生するような場合には、抵抗素子５２と、回路部１２に流れる電流値との関係をあらかじめ把握し、この関係を利用して、回路部１２に流れる電流値を算出してもよい。
　以上のような本実施形態によれば、第四実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
　第四実施形態では制御回路部１４の供給電源出力部１４３と回路部１２との間に抵抗素子４１を挿入するので、必ず抵抗素子４１で流れる電流に比例した電圧低下が生じる。これにより、制御回路部１４の電圧余裕（供給電源線１８と制御回路部１４の供給電源出力部１４３との電位差）を小さくしなければならず、制御回路部１４の設計が難しくなる可能性がある。これに対し、本実施形態は抵抗素子４１を挿入しないので、制御回路部１４の電圧余裕を維持したまま電流測定を実施できる。従って、制御回路部１４の設計が難しくなってしまうことを防止できる。

（第六実施形態）
　図１７，１８を参照して、本発明の第六実施形態について説明する。
　本実施形態の半導体装置６は、回路部１２に流れる電流値を測定するための電流検出用素子６０を備える。
　他の点は、第一実施形態と同様である。なお、第二実施形態あるいは第三実施形態と同様の構成としてもよい。
　はじめに、本実施形態の概要を説明する。
　本実施形態では、半導体装置６の電流検出用素子６０と、外部測定装置Ｍとで半導体装置６の回路部１２に流れる電流値を測定する測定ユニットが構成される。
　電流検出用素子６０は、回路部１２に対し、所定の量の電流を流す電流源６１と、回路部１２の電源入力部１２１を、電流源６１または前記制御回路部１４に接続するためのスイッチ部６２と、スイッチ部６２により、回路部１２の電源入力部１２１を電流源６１に接続した状態において、回路部１２の電源入力部１２１にかかる電圧を検出し、検出した電圧と、前記参照電圧とを比較する比較器６３１とを有する。
　電流源６１からは、回路部１２に対し、異なる電流量の電流が供給され、外部測定装置Ｍは、電流源６１から回路部１２に流れた電流量と、比較器６３１での比較結果（回路部１２の前記電源入力部１２１にかかる電圧と、参照電圧のいずれが大きいか）を取得し、記憶する。
　そして、外部測定装置Ｍは、回路部１２の電源入力部にかかる電圧および参照電圧のうち、いずれか一方の電圧が大きい状態から、いずれか他方の電圧が大きい状態に切り替わった点（すなわち、回路部１２の電源入力部１２１にかかる電圧が参照電圧と同じ電圧値となった時点）を検出する。そして切り替わった時点での電流源６１からの電流量を把握する。

　次に、本実施形態について詳細に説明する。
　電流検出用素子６０は、回路部１２に対し、所定の量の電流を流す電流源６１と、回路部１２を、電流源６１または制御回路部１４に接続するためのスイッチ部６２と、検出部６３とを有する。
　電流源６１は、任意の電流を回路部１２へ流すことができるものであり、Ｐ型ＭＯＳトランジスタで構成されるカレントミラー回路を有する。電流参照信号をもとに、電流がカレントミラー回路により増幅されて、所望の電流が回路部１２へ流れることとなる。
　スイッチ部６２は、２個のＰ型トランジスタとインバータで構成されており、外部からの選択信号(SEL)に応じて、制御回路部１４の出力部もしくは電流源６１の出力部のどちらか一方を回路部１２の電源入力部１２１に接続する。
　検出部６３は、回路部１２の電源入力部１２１にかかる電圧を検出するとともに、検出した電圧値と、前述した参照電圧とを比較する。そして、検出した電圧値が、参照電圧よりも低い場合には、Ｌｏｗという信号を外部測定装置Ｍに送信する。また、検出した電圧値が、参照電圧よりも高い場合にはＨighという信号を外部測定装置Ｍに送信する。
　検出部６３で検出した検出結果（Ｌｏｗ、Ｈighの信号）は、外部測定装置Ｍに送られる。

　次に、半導体装置６における回路部１２へ流れる電流値の測定手順を説明する。
　はじめに、スイッチ部６２に対し、制御回路部１４と、回路部１２との接続を遮断し、電流源６１と回路部１２とが接続されるように、外部から信号を送る。これにより、電流源６１と、回路部１２とがスイッチ部６２を介して接続されることとなる（処理Ｓ７０）。
　その後、電流源６１に対して外部から電流参照信号を送り、この信号をもとに、電流源６１からは所定量の電流が、スイッチ部６２を介して回路部１２に流れる（処理Ｓ７１）。
　検出部６３では、回路部１２の電源入力部１２１にかかる電圧を検出するとともに、電圧比較器６３１により、検出した電圧値と、参照電圧とを比較する。そして、検出結果を外部測定装置Ｍに送信する（処理Ｓ７２）。
　外部測定装置Ｍでは、検出結果と、電流源６１から回路部１２に流れた電流量とを関連づけて記憶しておく。
　次に、電流源６１からの電流量をかえて、回路部１２に電流を流す（処理Ｓ７３）。
　検出部６３では、回路部１２の電源入力部１２１にかかる電圧を検出するとともに、電圧比較器６３１により、検出した電圧値と、参照電圧とを比較する。電圧比較器６３１には参照電圧が入力される構成となっている。そして、検出結果を外部測定装置Ｍに送信する。外部測定装置Ｍでは、検出結果と、電流源６１から回路部１２に流れた電流量とを関連づけて記憶しておく（処理Ｓ７４）。
　このような工程（処理Ｓ７３～Ｓ７４）を複数回繰り返し、外部測定装置Ｍにおいて、電圧比較器６３１からの信号がＨｉｇｈと、Ｌｏｗとが切り替わる点を検出する。電圧比較器６３１からの信号がＨｉｇｈと、Ｌｏｗとが切り替わる点が、電流源６１から回路部１２へ流れる電流量が、制御回路部１４から回路部１２へ流れる電流量と略等しくなった点である。電圧比較器６３１からの信号がＨｉｇｈと、Ｌｏｗとが切り替わる点における電流源６１からの電流量を検出することで、制御回路部から回路部１２に流れる電流値を把握することができる。
　たとえば、電圧比較器６３１からの信号がＨｉｇｈからＬｏｗに切り替わった点における電流量は、Ｌｏｗに切り替わる直前のＨｉｇｈの信号の際の電流源６１からの電流量と、ＨｉｇｈからＬｏｗに切り替わった直後のＬｏｗの信号の際の電流源６１からの電流量との平均値をとることで、把握することができる。
　以上のような本実施形態によれば、第五実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
　第四実施形態、第五実施形態では前記抵抗素子４１，５２に表れた電圧降下の量を基に電流値を算出するが、例えば、リーク電流測定のように微小な電流を測定した場合、測定に十分な電圧降下量を得るためには、抵抗値の大きな抵抗素子４１，５２を用意する必要がある。しかし、抵抗値の大きな抵抗素子は素子面積が大きく、チップコストが上昇してしまう。
　これに対し、本実施形態では抵抗素子に代わりカレントミラー回路と電圧比較器６３１を利用することで、面積の小さな回路で小さな電流値の測定が可能である。

　なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
　たとえば、前記各実施形態では、半導体チップのテストを行う際に、プロービング／ボンディングパッド１９にテスト装置のプローブを接触させてテストを行っていたが、これに限らず、たとえば、非接触方式により、テストを行ってもよい。たとえば、半導体回路内部に非接触入出力回路を備え、磁気プローブあるいは容量プローブなどの非接触プローブを介してテスト装置からの信号を受信してもよい。

　また、第二実施形態、第三実施形態では、制御回路部１４に接続されるスイッチ部２７は、半導体チップ形成領域１Ａ内に設けられたパッド２６に接続されており、パッド２６に対し、信号入力用の端子を接触させることで、パッド２６を介してスイッチ部２７に信号が入力されるとしていたが、これに限られるものではない。
　たとえば、図１２に示すように、パッド２６にかえて、非接触信号受信回路３０を設ける。この非接触信号受信回路３０は、テスト装置からの信号を、容量結合あるいは誘導結合（電磁誘導）により、受信するものである。この非接触信号受信回路３０を通じて、スイッチ部２７に信号が入力され、制御回路部１４を遮断する。
　このようにすることで、テスト装置と、半導体装置との接触点数を削減することができ、接触端子の磨耗等を防止して、テストコストを低減させることができる。

　また、前記各実施形態では、参照電源線１７に接続されている複数の制御回路部１４すべてに対し、供給電源線１８が接続されていたが、これに限られるものではない。たとえば、供給電源線に接続されている複数の制御回路部のうち、一部の複数の制御回路部に参照電源線が接続され、他の一部の制御回路部には参照電源線が接続されていなくてもよい。たとえば、供給電源線の配置により、電圧降下が起こりにくい位置にはある半導体チップ形成領域内の制御回路部には、参照電源線が接続されていなくてもよい。
　この出願は、２００８年１２月２６日に出願された日本特許出願特願２００８－３３３１１７を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims

　複数の半導体チップ形成領域が形成された半導体ウェハと、
　前記半導体ウェハの各半導体チップ形成領域内にそれぞれ設けられた複数の回路部と、
　前記各半導体チップ形成領域内に設けられるとともに、前記各回路部にそれぞれ接続され、前記回路部に供給される電力を制御する複数の制御回路部と、
　複数の前記制御回路部に接続される供給電源線と、
　複数の前記制御回路部に接続される参照電源線とを有し、
　前記制御回路部では、前記参照電源線からの参照電圧に基づいて、前記供給電源線から供給される電力の電圧を制御する半導体装置。
　請求項１に記載の半導体装置において、
　前記制御回路部には、前記参照電源線からの電力が入力される参照電源入力部と、
　前記供給電源線からの電力が入力される供給電源入力部と、
　前記供給電源線からの電力を、前記回路部に出力するための供給電源出力部とが形成されており、
　前記制御回路部は、前記参照電源入力部にかかる参照電圧と、前記供給電源出力部にかかる電圧との差を算出する演算器と、
　前記演算器に接続されるとともに、前記供給電源出力部と、前記供給電源入力部との間に配置され、前記供給電源出力部と、前記供給電源入力部とに接続されるトランジスタとを備え、
　前記演算器において、前記参照電源入力部にかかる参照電圧と、前記供給電源出力部にかかる電圧との差が所定値以上となった場合に、前記供給電源出力部にかかる電圧と前記参照電源入力部にかかる参照電圧との差が所定値未満となるように、前記トランジスタのソース電極、ドレイン電極間の抵抗値が設定され、
　前記演算器において、前記参照電源入力部にかかる参照電圧と、前記供給電源出力部にかかる電圧との差が所定値未満である場合には、前記供給電源出力部にかかる電圧と前記参照電源入力部にかかる参照電圧との差が維持されるように、前記トランジスタのソース電極、ドレイン電極間の抵抗値が設定される半導体装置。
　請求項１または２に記載の半導体装置において、
　前記供給電源線と、前記回路部との間にはスイッチ部が配置され、
　前記スイッチ部に供給される信号に応じて、前記供給電源線と前記回路部とを接続する接続状態、前記供給電源線と前記回路部との接続が遮断される遮断状態とが切り替えられる半導体装置。
　請求項３に記載の半導体装置において、
　前記スイッチ部は、前記半導体チップ形成領域内に設けられたパッドに接続されており、
　前記パッドに対し、信号入力用の端子を接触させることで、前記パッドを介して前記スイッチ部に前記信号が入力される半導体装置。
　請求項３に記載の半導体装置において、
　前記半導体チップ形成領域内には、容量結合あるいは、誘導結合により外部と通信を行う受信回路が配置され、
　前記スイッチ部は、前記受信回路に接続され、
　前記受信回路を介して前記スイッチ部に前記信号が入力される半導体装置。
　請求項３乃至５のいずれかに記載の半導体装置において、
　前記スイッチ部は、前記供給電源線と前記回路部との間に配置され、これらに接続される第二のトランジスタを有し、
　前記スイッチ部に入力された信号に応じて前記第二のトランジスタを駆動あるいは停止することで、前記供給電源線と前記回路部とを接続する接続状態、前記供給電源線と前記回路部との接続が遮断される遮断状態とが切り替えられる半導体装置。
　請求項１乃至６のいずれかに記載の半導体装置において、
　前記各半導体チップ形成領域内のうち、少なくとも一つの半導体チップ形成領域内には、前記回路部に流れる電流値の検出に使用される電流検出用素子が配置されている半導体装置。
　請求項７に記載の半導体装置において、
　前記制御回路部は、前記供給電源線からの電力を、前記回路部に出力するための供給電源出力部を有し、
　前記電流検出用素子は、一端が前記制御回路部の前記供給電源出力部に接続されるとともに、他端が前記回路部に接続された抵抗素子と、
　この抵抗素子の端部間に生じる電位差を検出する検出部とを有する半導体装置。
　請求項１に記載の半導体装置において、
　前記各半導体チップ形成領域内のうち、少なくとも一つの半導体チップ形成領域内には、前記回路部に流れる電流値の検出に使用される電流検出用素子が配置されており、
　前記制御回路部には、前記参照電源線からの電力が入力される参照電源入力部と、
　前記供給電源線からの電力が入力される供給電源入力部と、
　前記供給電源線からの電力を、前記回路部に出力するための供給電源出力部とが形成されており、
　前記制御回路部は、前記参照電源入力部にかかる参照電圧と、前記供給電源出力部にかかる電圧との差を算出する演算器と、
　前記演算器に接続されるとともに、前記供給電源出力部と、前記供給電源入力部との間に配置され、前記供給電源出力部と、前記供給電源入力部とに接続される第三のトランジスタとを備え、
　前記演算器において、前記参照電源入力部にかかる参照電圧と、前記供給電源出力部にかかる電圧との差が所定値以上となった場合に、前記供給電源出力部にかかる電圧と前記参照電源入力部にかかる参照電圧との差が所定値未満となるように、前記第三のトランジスタのゲート電圧が設定され、
　前記演算器において、前記参照電源入力部にかかる参照電圧と、前記供給電源出力部にかかる電圧との差が所定値未満である場合には、前記供給電源出力部にかかる電圧と前記参照電源入力部にかかる参照電圧との差が維持されるように、前記第三のトランジスタのゲート電圧が設定され、
　前記電流検出用素子は、
　第四のトランジスタと、
　この第四のトランジスタに直列接続された抵抗素子と、
　前記抵抗素子にかかる電圧を検出する検出部とを備え、
　前記第四のトランジスタのゲート電極には、前記制御回路部の前記第三のトランジスタのゲート電極にかかる電圧と同じ電圧が印加される半導体装置。
　請求項７に記載の半導体装置において、
　前記電流検出用素子は、
　前記回路部に対し、所定の量の電流を流す電流源と、
　前記回路部の電源入力部を、前記電流源または前記制御回路部に接続するための第二のスイッチ部と、
　前記第二のスイッチ部により、前記回路部の電源入力部を前記電流源に接続した状態において、前記回路部の前記電源入力部にかかる電圧を検出し、検出した電圧と、前記参照電圧とを比較する比較器とを有する半導体装置。
　請求項１乃至１０のいずれかに記載の半導体装置において、
　前記半導体チップ形成領域外に前記供給電源線および前記参照電源線が配置され、
　前記半導体チップ形成領域内には、前記制御回路部を囲み、前記制御回路部に接続されるシールリングと、
　前記シールリングと絶縁され、前記制御回路部に接続される導電層とが配置され、
　前記供給電源線および前記参照電源線のうちいずれか一方は、前記シールリングを介して前記制御回路部に接続され、
　前記供給電源線および前記参照電源線のうちいずれか他方は、前記導電層を介して、前記制御回路部に接続される半導体装置。
　請求項１１に記載の半導体装置において、
　前記半導体ウェハ上には絶縁膜が設けられており、
　前記シールリングは、前記絶縁膜上に配置され、
　前記導電層は、前記シールリングの下方を通るとともに、前記絶縁膜内部を通るポリシリコン膜である半導体装置。
　請求項１１に記載の半導体装置において、
　前記半導体ウェハ上には絶縁膜が設けられており、
　前記シールリングは、前記絶縁膜上に配置され、
　前記導電層は、前記シールリングの下方を通り、前記絶縁膜下方の前記半導体ウェハ表面層に形成された不純物拡散層である半導体装置。
　請求項１乃至１３のいずれかに記載の半導体装置のテスト方法であって、
　前記供給電源線および前記参照電源線から前記制御回路部に対して電力を供給するとともに、前記制御回路部では、前記参照電源線からの参照電圧に基づいて、前記供給電源線から供給される電力の電圧を制御して、前記回路部に供給される電力の電圧を調整し、前記回路部のテストを行う半導体装置のテスト方法。
　請求項１４に記載の半導体装置のテスト方法において、
　当該半導体装置は、前記供給電源線と前記回路部との間には、スイッチ部が配置され、前記スイッチ部に供給される信号に応じて、前記供給電源線と前記回路部とを接続する接続状態、前記供給電源線と前記回路部との接続が遮断される遮断状態とが切り替え可能とされ、
　前記スイッチ部により、前記供給電源線と前記回路部とを接続する接続状態として、前記回路部に対して電力を供給して、前記回路部に流れる電流が所定値以下であるかどうか判定する工程と、
　前記電流値が所定値以下であった場合には、前記回路部が正常であると判断し、前記スイッチ部により、前記供給電源線と前記回路部とを接続し、前記供給電源線および前記参照電源線から前記制御回路部に対して電力を供給するとともに、前記制御回路部では、前記参照電源線からの参照電圧に従って、前記供給電源線から供給される電力の電圧を制御し、前記回路部に供給される電力の電圧を調整して、前記回路部のテストを行い、
　前記電流値が所定値を超える場合には、前記回路部が不良であると判断し、前記スイッチ部により、前記回路部と、前記供給電源線とを遮断し、前記回路部のテストを行わない工程とを含む半導体装置のテスト方法。
　請求項１５に記載の半導体装置のテスト方法において、
　当該半導体装置は、請求項８に記載の半導体装置であり、
　前記回路部に対して電力を供給して、前記回路部に流れる電流が所定値以下であるかどうか判定する前記工程では、
　前記制御回路部を介して前記回路部に電力を供給し、
　前記検出部にて、前記抵抗素子の端部間に生じる電位差を検出し、検出された電位差と、前記抵抗素子の抵抗値とから、前記回路部に流れる電流値を算出する工程と、
　算出した前記回路部に流れる電流値が所定値以下であるかどうかを判定する工程を含む半導体装置のテスト方法。
　請求項１５に記載の半導体装置のテスト方法において、
　当該半導体装置は、請求項９に記載の半導体装置であり、
　前記回路部に対して電力を供給して、前記回路部に流れる電流が所定値以下であるかどうか判定する前記工程では、
　前記第三のトランジスタを駆動させて、前記回路部に電流を流す工程と、
　前記電流検出用素子の前記第四のトランジスタのゲート電極に、前記制御回路部の前記第三のトランジスタのゲート電極にかかる電圧と同じ電圧である所定の電圧を印加する工程と、
　第四のトランジスタからの電流を前記抵抗素子に流し、前記抵抗素子の電圧を前記検出部にて検出する工程と、
　前記所定の電圧における前記第三のトランジスタに流れる電流と、前記第四のトランジスタに流れる電流との比率を把握する工程と、
　前記抵抗素子の抵抗および前記検出部にて検出した電圧に基づいて、前記抵抗素子に流れた電流を検出する工程と、
　検出した前記抵抗素子に流れた電流と、前記第三のトランジスタに流れる電流と前記第四のトランジスタに流れる電流との比率とから、前記回路部に流れる電流を算出する工程と、
　算出した前記回路部に流れる電流値が所定値以下であるかどうかを判定する工程とを備える半導体装置のテスト方法。
　請求項１５に記載の半導体装置のテスト方法において、
　当該半導体装置は、請求項１０に記載された半導体装置であり、
　前記回路部に対して電力を供給して、前記回路部に流れる電流が所定値以下であるかどうか判定する前記工程では、
　前記電流源から、前記回路部に対し、複数回にわたって異なる電流量の電流を供給するとともに、
　前記電流源から前記回路部に流れた電流量と、前記比較器において回路部の前記電源入力部にかかる電圧と前記参照電圧のいずれが大きいかを比較した比較結果と、を関連づけて把握する工程と、
　前記比較結果から、前記回路部の電源入力部にかかる電圧と参照電圧とが等しくなった時点を検出する工程と、
　前記電流源から前記回路部に流れた電流量と、前記比較器における比較結果とに基づいて、前記回路部の電源入力部にかかる電圧と参照電圧とが等しくなった時点を検出するとともに、前記時点における前記電流源から前記回路部に流れた電流量を把握する工程と、
　把握した前記回路部に流れる電流値が所定値以下であるかどうかを判定する工程とを含む半導体装置のテスト方法。