JPH02117147A

JPH02117147A - 半導体集積回路装置

Info

Publication number: JPH02117147A
Application number: JP27134788A
Authority: JP
Inventors: Naoyuki Miyazawa; 宮沢　直行; Kenichi Yamaguchi; 賢一山口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-10-27
Filing date: 1988-10-27
Publication date: 1990-05-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例本発明の一実施例　　　　（第１〜６図）発明の効果〔概要〕半導体集積回路装置に関し、ウェハー上の全てのチ・ンプに対する電気０勺な試験を
一度に行えるようにすることを目的とし、ＩＣウェハー
と、該ウェハー上に配列形成された多数のチップと、該
チップ間に形成されたスクライブ領域と、該チップの夫
々に設けられた少なくとも第１、第２の内部電源パッド
と、を具備するとともに、前記ＩＣウェハーのチップ領
域外に設けられた少なくとも第１、第２の外部電源パッ
ドと、各々前記チップ領域内に設けられ、前記第１、第
２の内部電源パッドに接続されて、電源の供給のみで自
己のチップ領域内の回路試験を行い得る試験手段と、前
記スクライブ領域に形成され、各チップ領域の第１の内
部電源パッド同士及び第１の外部電源バットを接続した
第１の配線と、各チップ領域の第２の内部電源バット同
士及び第２の電源バットを接続した第２の配線とを備え
て構成している。

〔産業上の利用分野〕

本発明は、半導体集積回路装置に関し、特に、ウェハー
上の多数のＩＣ（半導体集積回路）チップを一度に検査
（電気的特性検査）することを可能にした半導体集積回
路装置に関する。

−Ｃに、ウェハー上のＩＣチップを電気的に検査する場
合には、各チップに電源を印加すること、および試験信
号を印加することを要し、更に、応答信号を取り出して
これを判定することを要す。

このため、電源印加用や信号用のテストプローフをチッ
プのパッドに当てて当該検査が行われるが、プローブ先
端はチップ面積に比して充分に大きいため、各パッド面
積が増大し、チップ面積の微細化の障害になる。

（従来の技術）そこで、ウェハー上においては、ＩＣチップを単体とし
て抽出する際に、ＩＣチップ内部を破壊しないように隣
合うＩＣチップ間に、微細な幅のスクライブ線（あるい
はスクライブ領域）が設けられていることに着目して、
この領域内にプローブ先端が当接するパッドを形成する
ことにより、チップ面積の微細化を図ったものが知られ
ている（特開昭６２−１７７９３７号公報参照）。

〔発明が解決しようとする課題〕

しかしながら、このものでは、スクライブ領域に各チッ
プ毎独立のパッドを設ける構成であったため、ウェハー
上の全てのチップを電気的に試験する場合、任意の１つ
のチップのバンドをプローブで当てて試験した後、他の
チップのパッドに対してこれを繰返す動作を全てのチッ
プ数分行う必要があり、ウェハー上の全てのチップを一
度に試験することができないといった問題点があった。

本発明は、このような問題点に鑑みてなされたもので、
スクライブ領域内に電源線を形成し、この電源線を介し
て全てのチップに同時に電源を供給するとともに、各チ
ップ内に電源の供給のみによって動作する試験手段を設
け、ウェハー上の全てのチップに対する電気的な試験を
一度に行えるようにすることを目的としている。

〔課題を解決するための手段〕

本発明に係る半導体集積回路装置は上記目的を達成する
ために、ＩＣウェハーと、該ウェハー上に配列形成され
た多数のチップと、該チップ間に形成されたスクライブ
領域と、該チップの夫々に設けられた少なくとも第１、
第２の内部電源パッドと、を具備するとともに、前記Ｉ
Ｃウェハーのチップ領域外に設けられた少なくとも第１
、第２の外部電源パッドと、各々前記チップ領域内に設
けられ、前記第１、第２の内部電源バットに接続されて
、電源の供給のみで自己のチップ領域内の回路試験を行
い得る試験手段と、前記スクライブ領域に形成され、各
チップ領域の第１の内部電源パッド同士及び第１の外部
電源バットを接続した第１の配線と、各チップ領域の第
２の内部電源バット同士及び第２の電源バットを接続し
た第２の配線とを備えて、構成している。

〔作用］本発明では、外部電源パッドに印加された電源がスクラ
イブ領域の電源線を介して全てのチップに供給され、各
チップの試験手段が作動してチップ内回路の試験が行わ
れる。

したがって、例えばチップの配列に沿って並べられたテ
ストプローブを各チップの試験結果出力パッドに当てる
ことで一度に全てのチップの試験結果を観測することが
可能になる。

〔実施例］以下、本発明を図面に基づいて説明する。

第１〜６図は本発明の一実施例を示す図であり、第１図
において、１はＩＣウェハー、２はＩＣウェハー１上に
配列形成された多数のチップである。

３はチップ２を単体で抽出するためのスクライブ線であ
り、このスクライブ線３は抽出する際に隣合うチップ２
内部の素子を破壊しないように所定の線幅（例えば１０
０μ幅）を有している。以下、この線幅を有したスクラ
イブ線をスクライブ領域と呼称する。このスクライブ領
域３の領域内には、後述するように電源用の配線（第１
、第２の配線）Ｌ、　、Ｌ、が形成されており、このり
、　、Ｌ、の端部はＩＣウェハー１のチップ２外まで引
き出され、第１、第２の外部電源パッドＥＰ、、ＥＰ。

に接続されている。

第２図はＩＣウェハー１の要部を示す平面図である。同
図において、チップ２には第１の内部電源パッドＩＰ、
、第２の内部電源パッドＩＰ２が設けられている。ＩＰ
、はスクライブ領域３内に形成されたＬｌに接続され、
また、ＥＰ２は同じくスクライブ領域３内に形成された
Ｌ２に接続されている。なお、チップ２の周縁部には、
上記ＩＰ、、ＩＰ、の他に多数のパッドが設けられてい
る。これらの多数のパッドは各々信号人力用あるいは信
号出力用のパッドであり、これらのバンドのうち所定の
パッド（例えばＩＰｎ）は試験結実用の信号パッドとし
て用いられている。また、図示は略すが、他のチップ２
についても上述の各パッドＩＰ、　　　ＩＰ、およびＩ
Ｐ、、が設けられている他、次に述べるＴＳＴも設けら
れている。、ＴＳＴは試験手段としての自己試験回路で
あり、このＴＳＴには、例えば、特開昭５８−９６７４
４号公報に記載されているような電源供給のみによって
チップ２内回路の自己テストが可能なものが用いられる
。すなわち、ＴＳＴは電源Ｖ、　、Ｖ２の供給によって
自己のチップ２内回路を試験し、その結果をＩＰｆｉに
現すように動作する。

第３．４図はり、　、Ｌ、とＩＰ、、ＥＰ２との好まし
い接続構成を示すもので、第３図に示すように、Ｌ、（
あるいは１，２）の接続部（Ａ部）を細くしたり、第４
図に示すようにり、＜あるいはＬＺ）に接続されるチッ
プ２内部配線の所定部分（Ｂ部）を細くしたりすること
で、当該チップ２内部で電源ショートが発生した場合に
、上記細い部分を溶断させて他のチップ２あるいは電源
装置等を保護することができる。

次に、作用を説明する。

ＩＣウェハー１上のチップ２に対して電気的な特性試験
を行う場合、まず、ＥＰＩ、ＢＰ２にテストプローブを
当てて各々電源Ｖ、　、Ｖ２を供給する。これにより、
全てのチップ２にはり、　、Ｌ。

およびＩＰ、、ＩＰ、を介して■１、■２が供給され、
各チップ２内のＴＳＴはＶ、　、Ｖ、の供給を受けて試
験を実行し、その試験結果が各チップ２内のＩＰ、に現
れる。したがって、各千ツブ２のＩＰ、１に同時にテス
トプロ・−プを当てることにより、全てのチップ２の試
験結果を一度に観測することができるようになる。

第５図は電源印加用テストプローブＰ）３ｒｗＲおよび
試験結果観測用テストプローブＰＢＴ、アをＩＣウェハ
ー１に当てた状態を示す図である。ＰＢＰＷＲは■１用
、■２用の２種類であり、これらのＰＢｐｗｕはＥＰ、
、ＢＰ２に当てられる。また、ＰＢＴ、アはチップ２の
数だけ揃えられ、かつ、各チップ２のＩＰ、に同時に当
たるようにその間隔が適当に設定されている。すなわち
、ＰＢｒｗ＊、ＰＢｔｓｔの配置をＢＰ、　、、ＢＰ２
、ＩＰｎの配置に合致させておけば、これらのプローブ
を一組にしてＩＣウェハー１に当てることにより、電源
の印加および試験結果の観測を同時にすることが可能に
なり、その結果、ＩＣウェハ−１単体で−度に電気的な
特性試験を実行することができ、試験時間を短縮するこ
とができる。

なお、上記実施例では、Ｌ＋、Ｌｚを交差させた例を第
２図に示しているが、これに限るものではなく、例えば
、第６図に示すように、チップ２を並べた各列の間にり
、　、Ｌ、を交互に配置してもよい。このようにすると
Ｌ＋　、Ｌｌの交差箇所をなくすことができ、多層配線
としなくてもよいので好ましい。

また、スクライブ領域３内にり、、Ｌ２を形成する方法
としては、チップの露光マスクを共用してもよいし、あ
るいはチップの露光が完了した後に、チップ領域を覆い
、Ｌｌ、Ｌ２専用の露光マスクを用いて形成してもよい
。なお、共用する場合については、隣合うチップの露光
マスクをオーバラップさせてり、　、Ｌ、のそれぞれが
分離形成されないように着意する必要がある。

また、上記実施例ではり、　、Ｌ２、ＥＰ、、ＥＰ、　
、ＩＰ、　、ＩＰ、のそれぞれについて第１および第２
の２種類としているが、これに限るものではなく、３種
類以上を含んでもよいことは勿論である。

〔発明の効果］本発明によれば、スクライブ領域に電源線を形成し、こ
の電源線を介して全てのチップに同時に電源を供給する
とともに、各チップ内に電源の供給のみによ、って動作
する試験手段を設けたので、全てのチップに対する電気
的な試験を一度に行えるといった効果が得られる。

【図面の簡単な説明】

第１〜６図は本発明の一実施例を示す図であり、第１図
はそのＩＣウェハーの平面図、第２図はそのＩＣウェハーの要部の拡大平面図、第３図
はその電源線と内部電源パッドとの好ましい接続例を示
す図、第４図はその電源線と内部電源パッドとの好ましい他の
接続例を示す図、第５図はその電源用プローブおよびテスト用プローブと
の関係を示す図、第６図はその電源線の敷設方法について他の好ましい例
を示す図である。１　：ＩＣウニハート・・・・・ＩＣウェハー２・・・・・・チップ、３・・・・・・スクライブ領域、Ｉ　Ｐ＋　、ｒ　ｐ、　町、、第１、第２の内部電源バ
ット、ＥＰｌ、ＥＰ２町・・第１、第２の外部電源バラ　ト、ＴＳＴ・・・・・・自己試験回路（試験手段）、Ｌ、　
、Ｌ２・・・・・・第１、第２の配線。代　理　人　弁理士　　井　桁　貞ＥＰＩ　、ＥＰ、：第１、第２の外部電源バッドＬ、　
、Ｌ、：第１、第２の配線一実施例のＩＣウェハーの平面図第１図ＰＥＩＰＷＲ（Ｖｆｆ用）一実施例の電源線と内部電源バッドとの好ましい接続例
を示す図Ｌｌ（あるいはり、）第図や一実施例の１７５用プローブおよびテスト用プローブと
の量系を示す図第５図第図

Claims

【特許請求の範囲】ＩＣウェハーと、該ウェハー上に配列形成された多数のチップと、該チッ
プ間に形成されたスクライブ領域と、該チップの夫々に
設けられた少なくとも第１、第２の内部電源パッドと、
を具備するとともに、前記ＩＣウェハーのチップ領域外
に設けられた少なくとも第１、第２の外部電源パッドと
、各々前記チップ領域内に設けられ、前記第１、第２の
内部電源パッドに接続されて、電源の供給のみで自己の
チップ領域内の回路試験を行い得る試験手段と、前記スクライブ領域に形成され、各チップ領域の第１の内部電源パッド同士及び第１の外
部電源パッドを接続した第１の配線と、各チップ領域の
第２の内部電源パッド同士及び第２の電源パッドを接続
した第２の配線とを備えたことを特徴とする半導体集積
回路装置。