JPS63179545A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63179545A JPS63179545A JP62012682A JP1268287A JPS63179545A JP S63179545 A JPS63179545 A JP S63179545A JP 62012682 A JP62012682 A JP 62012682A JP 1268287 A JP1268287 A JP 1268287A JP S63179545 A JPS63179545 A JP S63179545A
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- JP
- Japan
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- chip
- pads
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- integrated circuit
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 230000007547 defect Effects 0.000 abstract description 4
- 230000002950 deficient Effects 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000004804 winding Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 241001494479 Pecora Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
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Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発Ｅ！Ａは、半導体集積回路装置に関し、特にチップ
内電源配線とボンデイングパ呼ドの構成及び配置に関す
る。
内電源配線とボンデイングパ呼ドの構成及び配置に関す
る。
従来、半導体集積回路装置のチップ内同電位電源配Ｍｔ
−１，第３図に示すように、テヅプ内ですべて共通に接
続されていた。すなわち、第３図において、四角形のチ
ップ１０周辺に沿って、ＰｌないしＰＩＯの１０個のボ
ンディングパッドが配置され、このボンディングパッド
のすべてに共通に接続されている同電位電源配線２が、
横枝“をもつ粋のように形成されている。
−１，第３図に示すように、テヅプ内ですべて共通に接
続されていた。すなわち、第３図において、四角形のチ
ップ１０周辺に沿って、ＰｌないしＰＩＯの１０個のボ
ンディングパッドが配置され、このボンディングパッド
のすべてに共通に接続されている同電位電源配線２が、
横枝“をもつ粋のように形成されている。
従来の半導体集積回路装置は、ウェーハ時のチェヴクに
おいて不良モードが検出された場合、既存の電源パッド
を用い、その供給電位を変化させ、その影響を信号パッ
ドで観察し、不良原因を究明していたが、この方法だと
、チップ全体の電源電位が変化してしまうため、不良原
因の発見は困難であった。そのため、チップの部分部分
に独立に電源電位を供給できるよう電源配線を切断する
処理をチップに施し、その切断した電源配線にプローバ
にて直接電位を供給し変化させ、その影響を信号パッド
で観察することによシ、不良の原因を発見していた。こ
のように、チップに処理を施し、チップの部分部分に独
立に電源電位を供給できるようにすることは多大な工数
を要するという欠点があった。
おいて不良モードが検出された場合、既存の電源パッド
を用い、その供給電位を変化させ、その影響を信号パッ
ドで観察し、不良原因を究明していたが、この方法だと
、チップ全体の電源電位が変化してしまうため、不良原
因の発見は困難であった。そのため、チップの部分部分
に独立に電源電位を供給できるよう電源配線を切断する
処理をチップに施し、その切断した電源配線にプローバ
にて直接電位を供給し変化させ、その影響を信号パッド
で観察することによシ、不良の原因を発見していた。こ
のように、チップに処理を施し、チップの部分部分に独
立に電源電位を供給できるようにすることは多大な工数
を要するという欠点があった。
上記問題点に対し本発明では、チップ内部において分離
された同電位電源配線と、それらを別々にチップ外部に
引き出すためのボンデイングパ。
された同電位電源配線と、それらを別々にチップ外部に
引き出すためのボンデイングパ。
ドを有している。
つぎに本発明を実施例により説明する。
第１図は本発明の一実施例の平面図である。第１図にお
いて、四角形のチップ１の周辺内部に沿って、Ｐｌない
しＰＩＯの１０個のボンディングパッドが配置されてい
る。しかして、これらのそれぞれは、パッド数と同じ１
０個に分離された同電位電源配線し１〜ＬＩＯのそれぞ
れに接続されている。
いて、四角形のチップ１の周辺内部に沿って、Ｐｌない
しＰＩＯの１０個のボンディングパッドが配置されてい
る。しかして、これらのそれぞれは、パッド数と同じ１
０個に分離された同電位電源配線し１〜ＬＩＯのそれぞ
れに接続されている。
第２図は本発明の他の実施例の平面図である。
第２図において、第１図と同じ四角なチップ１０周辺内
部に沿って、１０個のボンディングパッドＰＩ〜ＰＩＯ
が配置されている。しかして、第１図では、ボンディン
グパッド数と同電位電源配縁の数が同数でおったのに対
し、本例では、チップ１の四辺のそれぞれに沿うボンデ
ィングパッドＰｌ〜Ｐ３ 、Ｐ４ 、Ｐ！ｉ、Ｐ６〜Ｐ
＄、Ｐ９．ＰＩＧの四つのグループに分離され、これら
のグループのそれぞれに、四つに分離されて同電位電源
配線ＧＬＩ−Ｇｌ、４がそれぞれに接続されている。
部に沿って、１０個のボンディングパッドＰＩ〜ＰＩＯ
が配置されている。しかして、第１図では、ボンディン
グパッド数と同電位電源配縁の数が同数でおったのに対
し、本例では、チップ１の四辺のそれぞれに沿うボンデ
ィングパッドＰｌ〜Ｐ３ 、Ｐ４ 、Ｐ！ｉ、Ｐ６〜Ｐ
＄、Ｐ９．ＰＩＧの四つのグループに分離され、これら
のグループのそれぞれに、四つに分離されて同電位電源
配線ＧＬＩ−Ｇｌ、４がそれぞれに接続されている。
上側から明らかなように、電源配線を分割し、それぞれ
をボンディングパッドに引き出せば、チップ内を電気的
に分割することができ、電源供給パッドを単独もしくは
複数用い、供給電位を変化させながら入出カバブト電位
を観察し、チップ内部構成を考慮することにより不良発
生位置を少なくともチップ全体の、同電位電源配線分離
数分の１の範囲まで限定できる。
をボンディングパッドに引き出せば、チップ内を電気的
に分割することができ、電源供給パッドを単独もしくは
複数用い、供給電位を変化させながら入出カバブト電位
を観察し、チップ内部構成を考慮することにより不良発
生位置を少なくともチップ全体の、同電位電源配線分離
数分の１の範囲まで限定できる。
以上説明したように本発明は、半導体集積回路装置のチ
ップ内同電位電源配線を分離し、それぞれをボンディン
グパッドに引き出すことにより、ウェーハの状態でボン
ディングパッドごとに電源を供給できることから、チ９
プ内の不良箇所を容易に検出でき、不良解析工数を大幅
に削減することができる効果がある。
ップ内同電位電源配線を分離し、それぞれをボンディン
グパッドに引き出すことにより、ウェーハの状態でボン
ディングパッドごとに電源を供給できることから、チ９
プ内の不良箇所を容易に検出でき、不良解析工数を大幅
に削減することができる効果がある。
第１図は本発明の一実施例の平面図、第２図は本発明の
他の実施例の平面図、第３図は従来の半導体集積回路装
置の平面図である。 ・ｌ・・・・・・チップ、Ｐ１〜ＰＩＯ・・・・・・ボ
ンディングパッド、ｉ、１−ＬＩＯ、ＧＬＩ−ＧＬヰ
・・・・・・同電位電源配線。 羊 ／ＴＩＪ ！２ Ｍ ＄３ＴｇＪ
他の実施例の平面図、第３図は従来の半導体集積回路装
置の平面図である。 ・ｌ・・・・・・チップ、Ｐ１〜ＰＩＯ・・・・・・ボ
ンディングパッド、ｉ、１−ＬＩＯ、ＧＬＩ−ＧＬヰ
・・・・・・同電位電源配線。 羊 ／ＴＩＪ ！２ Ｍ ＄３ＴｇＪ
Claims (1)
- 複数のボンディングパッドをもつ同電位電源配線がチッ
プ上に形成されている半導体集積回路装置において、前
記同電位電源配線が前記チップ内で分離され、それぞれ
前記ボンディングパッドに引出されていることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012682A JPS63179545A (ja) | 1987-01-21 | 1987-01-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012682A JPS63179545A (ja) | 1987-01-21 | 1987-01-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63179545A true JPS63179545A (ja) | 1988-07-23 |
Family
ID=11812146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62012682A Pending JPS63179545A (ja) | 1987-01-21 | 1987-01-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63179545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0436358A2 (en) * | 1989-12-26 | 1991-07-10 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Integrated circuit having power supply connection integrity monitor |
| JP2006279054A (ja) * | 2000-05-08 | 2006-10-12 | Canon Inc | 半導体装置 |
-
1987
- 1987-01-21 JP JP62012682A patent/JPS63179545A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0436358A2 (en) * | 1989-12-26 | 1991-07-10 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Integrated circuit having power supply connection integrity monitor |
| JP2006279054A (ja) * | 2000-05-08 | 2006-10-12 | Canon Inc | 半導体装置 |
| JP4621161B2 (ja) * | 2000-05-08 | 2011-01-26 | キヤノン株式会社 | 半導体装置 |
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