KR100789196B1

KR100789196B1 - 반도체 테스트 부재의 테스트 플레이트 분할장치

Info

Publication number: KR100789196B1
Application number: KR1020020025878A
Authority: KR
Inventors: 앤디 첸
Original assignee: 앤디 첸
Priority date: 2002-05-10
Filing date: 2002-05-10
Publication date: 2007-12-31
Also published as: KR20030087493A

Abstract

하나 이상의 수검소자를 테스트 플레이트의 대응하는 구역에 배치하여, 그 자신의 지점을 가져, 노이즈 간섭을 감소시킬 수 있는 수단을 제공한다.

Description

반도체 테스트 부재의 테스트 플레이트 분할장치{APPARATUS FOR SEPARATING A TEST PLATE OF A SEMICONDUCTOR TEST MEMBER}

도 1은 종래의 테스트 플레이트의 수검소자와 테스트 부재에 전원을 공급하는 지점과의 연접상황을 나타내는 설명도이다.

도 2는 종래의 테스트 플레이트를 나타내는 단면도이다.

도 3은 본 발명의 실시예의 테스트 플레이트를 나타내는 외견도이다.

도 4는 도 3의 단면도이다.

도 5는 본 발명의 테스트 플레이트의 수검소자의 지점과 테스트 부재에 전원을 공급하는 지점과의 연접상황을 나타내는 설명도이다.

<도면의 주요부분에 대한 부호의 설명>

1 테스트 플레이트

2 테스트 부재에 전원을 공급하는 지점

13 구획선

DUT1, DUT2 수검소자

TOP 제1층

IN1 제2층

IN2 제3층

IN3 제4층

IN4 제5층

BOT 제6층

SG 테스트 시스템 고정 전압원의 지점

SG1, SG2 테스트 부재 디지털 신호의 지점

DG1, DG2 수검 대기소자 참고지점

DPS1-4 수검 대기소자용 전원

L1, L2 임피던스 성질을 갖는 자기소자

본 발명은 반도체 테스트 부재의 테스트 플레이트 분할장치에 관한 것으로, 특히 하나 이상의 수검소자를 테스트 플레이트의 대응하는 구역에 배치하여, 그 자기의 지점을 갖도록 형성되는 장치에 관한 것이다.

테스트 플레이트는 테스트 시스템의 테이블에 배치되어 반도체 소자를 테스트하는 것으로, 해당 테스트 플레이트에 복수의 수검소자(Device Under Test, DUT라 약칭)를 배치할 수 있고, 여기서 2개의 수검소자(DUT1, DUT2)의 경우를 예로 하여 설명한다. 도 1에 나타낸 것과 같이, 그러한 수검소자(DUT1, DUT2)의 디지털(또는 디지털과 아날로그) 신호지점(DG)과 수검소자를 테스트하는 장치의 전원을 공급하는 지점(2)이 일반적으로 그것들의 설계가 공통으로 되어 있다.

도 2에 나타내는 것은 종래의 반도체 테스트 부재의 테스트 플레이트의 단면도이고, 도면에 나타낸 것과 같이, 2개의 수검소자(DUT1, DUT2)를 예로 하는 경우, 각각의 층(총 6층)의 디지털 신호지점(DG)이 서로 연통하고 있고, 제3층과 제4층(IN2, IN3)에 수검 대기소자에 필요한 전원( DPS1-DPS4)을 갖고 있다.

그러나, 2개의 수검소자(DUT1, DUT2)의 디지털 신호지점(DG)이 서로 연통하기 때문에, 그 중 하나의 수검소자(DUT1)의 디지털 신호지점(DG)이 노이즈에 간섭받는 경우, 다른 소자에 영향을 미치게 되어 반도체 테스트 부재의 수검 시의 정확도를 향상시킬 수 없다.

그 때문에, 본 발명의 발명자는 연구개발을 진행시키는 동시에, 학술 운용을 협력하여 상기 과제를 해소할 수 있는 것을 목표로, 사용자가 테스트를 실행할 때에 노이즈 간섭을 감소할 수 있고, 반도체 테스트 부재의 테스트 시의 정확도를 향상시키는 것을 그 목적으로 하여 노력하였다.

본 발명은 테스트 플레이트의 수검소자 신호지점을 분할할 수 있는 장치를 제공하며, 그것은 하나 이상의 수검소자를 테스트 플레이트의 대응하는 구역에 배치하는 동시에, 그 자신의 지점을 갖도록 하여, 테스트를 실행할 때 노이즈 간섭을 감소시킬 수 있고, 반도체 테스트 부재의 테스트 시의 정확도를 향상시킬 수 있는 분할장치를 제공하는 것을 그 주요 목적으로 한다.

이하에 첨부도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하지만, 그것들의 게재는 단지 본 발명에 있어서 바람직한 실시예에 지나지 않고, 본 발명의 주장범위를 그것들의 구조만으로 제한하는 것이 아닌 것을 미리 언급한다.

본 발명은 반도체 테스트 부재의 테스트 플레이트 분할장치에 관한 것으로, 하나 이상의 구역으로 분할되는 테스트 플레이트와, 상기 테스트 플레이트의 대응하는 구역에 배치하는 동시에, 그 자신의 지점을 가져, 테스트를 할 때 노이즈의 간섭을 감소시킬 수 있고, 반도체 테스트 부재의 테스트 시의 정확도를 향상시킬 수 있는 하나 이상의 수검소자(DUT)를 갖는다.

도 3에 나타낸 것은 본 발명의 실시예의 테스트 플레이트의 외견도이다. 그것은 2개의 수검소자(DUT1, DUT2)를 테스트 플레이트(1)가 대응하는 구역에 마련하고 구획선(13)을 형성하여, 각각의 수검 대기소자(DUT1(DUT2))가 그 자신의 지점을 가지며, 본 실시예에 있어서 테스트 시스템 고정 전압원(SG), 테스트 부재 디지털 신호지점(SG1(SG2)), 수검 대기소자 참고지점(DG1(DG2)) 등을 갖는다.

도 4는 도 3의 단면도이고, 6층의 경우를 예로 하여 설명한다. 그 중 제1층(TOP)에는 각각의 수검소자(DUT1(DUT2))의 동판 면에 2개의 수검소자 참고지점(DUG1(DUG2))을 갖고, 제2층(IN1)에는 각각의 수검소자(DUT1(DUT2))의 동판 면에 하나의 수검 대기소자 참고지점(DG1(DG2))을 가지며, DG1과 DG2 사이에 테스트 시스템 고정 전압원(+5V, +15V)의 지점(SG)을 갖는다. 제3층(IN2)에 있어서, 각각의 수검소자(DUT1(DUT2))의 동판 면에 테스트 부재 디지털 신호의 지점(SG1(SG2))과 수검 대기소자에 필요한 전원(DPS1(DPS3))의 지점을 갖고, 또한 DPS1과 DPS3 사이에 테스트 시스템 고정 전압원의 지점(SG)을 갖는다. 제4층(IN3)에 있어서의 각각 의 수검소자(DUT1, DUT2)에 있어서 테스트 부재 디지털 신호의 지점(SG1(SG2))과 수검대기소자에 필요한 전원(DPS2(DPS4))을 가지며, 또한 DPS2와 DPS4 사이에 테스트 시스템 고정 전압원의 지점(SG)을 갖는다. 제5층(IN5)의 각각의 수검소자(DUT1(DUT2))의 동판 면에 수검 대기소자 참고지점(DG1(DG2))을 갖고, 또한 DG1과 DG2 사이에 테스트 시스템 고정 전압원의 지점(SG)을 가지며, DG1(DG2)과 테스트 부재 디지털 신호의 지점(SG1(SG2)) 사이에 임피던스 성질을 갖는 자기소자(L1(L2))가 직렬로 접속되어 새로운 참고지점을 형성한다. 제6층(BOT)에 있어서의 각각의 수검소자구(DUT1(DUT2))의 동판 면에 2개의 수검 대기소자 참고지점(DG1(DG2))을 갖는다. 그 단면도로부터 알 수 있듯이, 상기 2개의 수검소자(DUT1(DUT2))의 지점이 각각 독립되어, 즉, 각각의 수검소자(DUT1(DUT2))가 그 자신의 지점을 갖는다.

도 5에 나타낸 것은 본 발명의 테스트 플레이트의 수검소자의 지점과 테스트부재에 전원을 공급하는 지점과의 연결상황을 나타내는 설명도이다. 그 중 각각의 수검소자(DUT1(DUT2))의 테스트 부재 디지털 신호의 지점(SG1(SG2))이 테스트 부재에 전원을 공급하는 지점(2)과 연통하여, 그 중 하나의 수검소자(DUT2)가 노이즈 간섭을 받는 경우, 2개의 수검소자(DUT1, DUT2)의 디지털 신호지점(DG1, DG2)이 연통하지 않기 때문에, 테스트 부재에 전원을 공급하는 지점(2)을 감쇠시키는 것이 가능하고, 또한, 수검소자(DUT1)에 피드백하기 때문에 노이즈 간섭을 효과적으로 감소시킬 수 있으며, 반도체 테스트 부재의 테스트 시의 정확도를 향상시킬 수 있게 되어 있다.

상기 설명한 바와 같이, 본 발명의 특수한 설계에 의해 종래의 테스트 플레이트와 비교하는 경우, 하기와 같은 복수의 우수한 점을 갖는다:

(1) 하나 이상의 수검소자를 테스트 플레이트의 대응하는 구역에 배치할 수 있는 동시에, 그 자신의 지점을 갖도록 실현된다.

(2) 노이즈 간섭을 감소시킬 수 있고, 반도체 테스트 부재의 테스트 시의 정확도를 향상시킬 수 있다.

그 때문에, 본 발명은 완전히 특허의 요건에 해당하며, 산업상 고도의 이용성을 가지므로 법에 따라 출원을 제기한다.

또한, 상기 설명에 있어서, 상기에 개시한 구조나 방법 등이 단지 본 발명의 바람직한 실시형태에 불과하고, 본 발명의 주장범위는 그것들에만 제한되는 것이 아니라, 당업자가 본 발명의 요지에 따라 임의로 변화나 수식을 하여, 예컨대, 본 발명에 있어서의 테스트 플레이트로서 번 보드(Burn Board)를 채용할 수 있지만, 그것들 전부가 본 발명의 주장범위 내에 포함되어야 한다.

Claims

반도체 테스트 부재의 테스트 플레이트 분할장치에 있어서,

하나 이상의 구역으로 분할되는 테스트 플레이트와,

상기 테스트 플레이트의 대응하는 구역에 배치되는 동시에, 그 자신의 지점(地点)을 가져, 테스트를 실행할 때 노이즈 간섭을 감소시킬 수 있고, 반도체 테스트 부재의 테스트 시의 정확도를 향상시킬 수 있는 하나 이상의 수검소자를 갖는 것을 특징으로 하는 반도체 테스트 부재의 테스트 플레이트 분할장치.
제1항에 있어서, 상기 수검소자의 지점은 단일 지점이나 복수의 지점인 것을 특징으로 하는 반도체 테스트 부재의 테스트 플레이트 분할장치.
제2항에 있어서, 상기 수검소자의 복수의 지점은 테스트 시스템 전원지점, 신호지점, 수검 대기소자 참고지점을 포함하는 것을 특징으로 하는 반도체 테스트 부재의 테스트 플레이트 분할장치.
제3항에 있어서, 상기 수검 대기소자 참고지점으로서 신호지점에 임피던스 성질을 갖는 자기소자를 직렬로 접속함으로써 형성할 수 있는 것을 특징으로 하는 반도체 테스트 부재의 테스트 플레이트 분할장치.
제1항에 있어서, 상기 테스트 플레이트로서 번(burn) 보드를 채용할 수 있는 것을 특징으로 하는 반도체 테스트 부재의 테스트 플레이트 분할장치.