JPS6262552A - 大規模集積回路 - Google Patents
大規模集積回路Info
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- JPS6262552A JPS6262552A JP20264285A JP20264285A JPS6262552A JP S6262552 A JPS6262552 A JP S6262552A JP 20264285 A JP20264285 A JP 20264285A JP 20264285 A JP20264285 A JP 20264285A JP S6262552 A JPS6262552 A JP S6262552A
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- JP
- Japan
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- wiring
- test
- scale integrated
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- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 15
- 238000004088 simulation Methods 0.000 abstract description 2
- 239000000523 sample Substances 0.000 abstract 3
- 230000010354 integration Effects 0.000 description 2
- 235000014121 butter Nutrition 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、大規模集積回路に関する。
急速な集積度の同上について、その設計法も設計品質の
低下を防ぎ、設計期間の短縮をはかるために、機能ブロ
ック単位での分割論理設計および分割レイアウトの手法
がとら扛１回路試験についても分割試験方法が採用さｎ
ているが、試験は端子数に制約を受け、故障検出率の低
下・パターン数の増大を招いている。
低下を防ぎ、設計期間の短縮をはかるために、機能ブロ
ック単位での分割論理設計および分割レイアウトの手法
がとら扛１回路試験についても分割試験方法が採用さｎ
ているが、試験は端子数に制約を受け、故障検出率の低
下・パターン数の増大を招いている。
上述し几従来の技術では、回路試験を考慮した試験容易
化設計を施している大規模集積回路の分割試験において
も、観測点は従来の出力端子のみである之め、高故障検
出率を得るのに回路の集積度が高まり、論理段数が増す
に比例して難しくなり、また、試験φ診断のための入会
出力端子を周辺上専用に設けるのには物理的に限界があ
るので、観測点の不足は必至であるという欠点がめる。
化設計を施している大規模集積回路の分割試験において
も、観測点は従来の出力端子のみである之め、高故障検
出率を得るのに回路の集積度が高まり、論理段数が増す
に比例して難しくなり、また、試験φ診断のための入会
出力端子を周辺上専用に設けるのには物理的に限界があ
るので、観測点の不足は必至であるという欠点がめる。
本発明の大規模集積回路は、機能ブロック単位で論理設
計し、機能ブロック間配線領域を設けて階層的分割レイ
アウトを施した大規模集積回路において、機能ブロック
間配線領域に機能ブロック間結線の信号レベルが観測可
能なプローバー用ＰＡＤを設けることにより、機能ブロ
ック単位で分割試験すること全可能とするように構成さ
ｎる。
計し、機能ブロック間配線領域を設けて階層的分割レイ
アウトを施した大規模集積回路において、機能ブロック
間配線領域に機能ブロック間結線の信号レベルが観測可
能なプローバー用ＰＡＤを設けることにより、機能ブロ
ック単位で分割試験すること全可能とするように構成さ
ｎる。
次に、本発明の実施例について、図面全参照し−、５
第１図ｖｃボす規模集積回路は、機能ブロックを均等Ｖ
Ｃ４分割した例で、各機能プロ・ンクの均等性および個
数はこ（′Ｌ、ＶＣ限定さ２′１ない。
Ｃ４分割した例で、各機能プロ・ンクの均等性および個
数はこ（′Ｌ、ＶＣ限定さ２′１ない。
設計者がシステム’に！機能ブロックに分けて論理設計
し、その配置配線を各機能ブロックレイアウトに必要と
する大きさの機能ブロック配線領域１〜４で行ない、そ
の後１機能ブロック間配線領域６を使って各機能ブロタ
ク間およびＩ１０セル領域５の配線を行なう大規模集積
回路において、機能ブロック間配線領域１〜４に機能ブ
ロック間結線の信号レベルが観測可能なプローバー用Ｐ
ＡＤ７を設ける。
し、その配置配線を各機能ブロックレイアウトに必要と
する大きさの機能ブロック配線領域１〜４で行ない、そ
の後１機能ブロック間配線領域６を使って各機能ブロタ
ク間およびＩ１０セル領域５の配線を行なう大規模集積
回路において、機能ブロック間配線領域１〜４に機能ブ
ロック間結線の信号レベルが観測可能なプローバー用Ｐ
ＡＤ７を設ける。
回路試験に際し、上述のプローバー用ＰＡＤ７を設ける
ことで観測点を入出力端子であるｌ１０ＰＡＤ８の数に
制約さｆず、プローバーによりテストバター７の出力が
観測可能となるので、機能ブロック単位で分割試験する
ことができる。
ことで観測点を入出力端子であるｌ１０ＰＡＤ８の数に
制約さｆず、プローバーによりテストバター７の出力が
観測可能となるので、機能ブロック単位で分割試験する
ことができる。
本発明の大規模集積回路は、機能ブロック単位で論理設
計し、機能ブロック間配線領域を設けて階層的分割レイ
アラトラ施し、機能ブロック間配線領域に機能ブロック
間結線の信号レベルが観測可能なプローバー用ＰＡＤ全
設けることにより、機能ブロック単位で分割試験できる
とともに、その際のテストパターンとして機能ブロック
単位での論理設計時に作成した論理シミュレーション、
パターンが利用できるという効果がある。
計し、機能ブロック間配線領域を設けて階層的分割レイ
アラトラ施し、機能ブロック間配線領域に機能ブロック
間結線の信号レベルが観測可能なプローバー用ＰＡＤ全
設けることにより、機能ブロック単位で分割試験できる
とともに、その際のテストパターンとして機能ブロック
単位での論理設計時に作成した論理シミュレーション、
パターンが利用できるという効果がある。
第１図は本発明の一実施例を示すレイアウト模式図であ
る。 １〜４・・・・・・機能ブロック配線領域、５・・・・
・・Ｉ１０セル領域、６・・・・・・機能ブロック間配
線領域、７・・・・・・プローバー用ＰＡＤ、 ８・・
・・・・Ｉ／Ｄ ＰＡＤ 、、 、−代理人 弁理士
内 原 音 １−゛パ、。
る。 １〜４・・・・・・機能ブロック配線領域、５・・・・
・・Ｉ１０セル領域、６・・・・・・機能ブロック間配
線領域、７・・・・・・プローバー用ＰＡＤ、 ８・・
・・・・Ｉ／Ｄ ＰＡＤ 、、 、−代理人 弁理士
内 原 音 １−゛パ、。
Claims (1)
- 階層的分割レイアウトが施される機能ブロック間配線領
域と、前記機能ブロック間配線領域に機能ブロック間結
線の信号レベルが観測可能で機能ブロック単位で分割試
験することができるプローバー用ＰＡＤとを含むことを
特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20264285A JPS6262552A (ja) | 1985-09-12 | 1985-09-12 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20264285A JPS6262552A (ja) | 1985-09-12 | 1985-09-12 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6262552A true JPS6262552A (ja) | 1987-03-19 |
Family
ID=16460719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20264285A Pending JPS6262552A (ja) | 1985-09-12 | 1985-09-12 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6262552A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198051A (ja) * | 1988-02-03 | 1989-08-09 | Tokyo Electron Ltd | 半導体集積回路 |
| JPH03201453A (ja) * | 1989-12-28 | 1991-09-03 | Sanyo Electric Co Ltd | 半導体集積回路 |
| WO2000031799A1 (fr) * | 1998-11-20 | 2000-06-02 | Sony Computer Entertainment Inc. | Microcircuit integre, circuit integre, carte a circuits imprimes et dispositif electronique |
| WO2002093640A1 (en) * | 2001-05-12 | 2002-11-21 | Advantest Corporation | Method for evaluating system-on-chip (soc) having core as its base and soc structure using the evaluation method |
-
1985
- 1985-09-12 JP JP20264285A patent/JPS6262552A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198051A (ja) * | 1988-02-03 | 1989-08-09 | Tokyo Electron Ltd | 半導体集積回路 |
| JPH03201453A (ja) * | 1989-12-28 | 1991-09-03 | Sanyo Electric Co Ltd | 半導体集積回路 |
| WO2000031799A1 (fr) * | 1998-11-20 | 2000-06-02 | Sony Computer Entertainment Inc. | Microcircuit integre, circuit integre, carte a circuits imprimes et dispositif electronique |
| EP1150355A1 (en) * | 1998-11-20 | 2001-10-31 | Sony Computer Entertainment Inc. | Integrated circuit chip, integrated circuit, printed-circuit board and electronic device |
| US6469396B1 (en) | 1998-11-20 | 2002-10-22 | Sony Computer Entertaiment, Inc. | Integrated circuit chip having input/output terminals for testing and operation |
| US6548910B2 (en) | 1998-11-20 | 2003-04-15 | Sony Computer Entertainment Inc. | Integrated circuit element, printed circuit board and electronic device having input/output terminals for testing and operation |
| EP1150355A4 (en) * | 1998-11-20 | 2003-09-10 | Sony Computer Entertainment Inc | INTEGRATED CIRCUIT CHIP, INTEGRATED CIRCUIT, PCB AND ELECTRONIC ELEMENT |
| WO2002093640A1 (en) * | 2001-05-12 | 2002-11-21 | Advantest Corporation | Method for evaluating system-on-chip (soc) having core as its base and soc structure using the evaluation method |
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