JPS59111343A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS59111343A JPS59111343A JP22084082A JP22084082A JPS59111343A JP S59111343 A JPS59111343 A JP S59111343A JP 22084082 A JP22084082 A JP 22084082A JP 22084082 A JP22084082 A JP 22084082A JP S59111343 A JPS59111343 A JP S59111343A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signals
- selector matrix
- matrix circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 20
- 238000007689 inspection Methods 0.000 abstract description 6
- 238000003491 array Methods 0.000 abstract 2
- 238000012544 monitoring process Methods 0.000 abstract 1
- 238000013461 design Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、内部トランジスタセルアレイと人出カバツフ
ァセルと外部入出力パッドとを備えたマスクスライス集
積回路装置において、回路設計および検査が容易となる
ようにした集積回路装置、特にその下地の構成に関する
。
ァセルと外部入出力パッドとを備えたマスクスライス集
積回路装置において、回路設計および検査が容易となる
ようにした集積回路装置、特にその下地の構成に関する
。
通常、マスタスライス方式の集積回路では拡散工程マス
クを各品種共通に用意して下地とよばれるウェハを製造
する。ウエノ・上には各品種個別の配線を施して所望の
回路を実現する。この配線パターンの設計は、ＣＡＤあ
るいは人手によ）行われるが、入出力信号の各パッド上
への割シ当て捻、パターン設計上の大きな制約となるた
め、パターン設計完了後に行うことが多い。またＩＯＫ
ゲートをこえるようなゲート規模の大きな集積回路では
、ウェハチェツクの精度を高めるため、テスト用パッド
を設けることも多いが、組立後にもテスト用信号をパッ
ケージのビンに出すことは、多ピンのパッケージが高価
であること、さらに、ボンディング作業性が悪くなるな
どの理由から、通常は行われない。
クを各品種共通に用意して下地とよばれるウェハを製造
する。ウエノ・上には各品種個別の配線を施して所望の
回路を実現する。この配線パターンの設計は、ＣＡＤあ
るいは人手によ）行われるが、入出力信号の各パッド上
への割シ当て捻、パターン設計上の大きな制約となるた
め、パターン設計完了後に行うことが多い。またＩＯＫ
ゲートをこえるようなゲート規模の大きな集積回路では
、ウェハチェツクの精度を高めるため、テスト用パッド
を設けることも多いが、組立後にもテスト用信号をパッ
ケージのビンに出すことは、多ピンのパッケージが高価
であること、さらに、ボンディング作業性が悪くなるな
どの理由から、通常は行われない。
上述の如く、マスタスライス集積回路は開発期間の短い
ことを特長としているものの、配線パターン設計をまた
ないと各ビンの信号名が定まらないことが多く、マスタ
スライス集積回路を実装するプリント板の設計を並行し
て行うことができないという欠点を有する。また大規模
なマスタスライス集積回路で杜、チップをパッケージに
組立、封入した後に、簡易に精度の高め評価をする手段
がないという欠点がある。
ことを特長としているものの、配線パターン設計をまた
ないと各ビンの信号名が定まらないことが多く、マスタ
スライス集積回路を実装するプリント板の設計を並行し
て行うことができないという欠点を有する。また大規模
なマスタスライス集積回路で杜、チップをパッケージに
組立、封入した後に、簡易に精度の高め評価をする手段
がないという欠点がある。
本発明の目的は、上述した従来の欠点を除き、全体とし
て回路の設計および検査が容易になるようにしたマスタ
スライス集積回路装置を提供するところにある。
て回路の設計および検査が容易になるようにしたマスタ
スライス集積回路装置を提供するところにある。
この目的のために本発明に係るマスタスライス集積回路
装置は、内部トランジスタセルアレイと入出力バツ７ア
セルと外部入出力パッドとを備えたチップ上に、あらか
じめセレクタマトリックス回路を設けたものである。
装置は、内部トランジスタセルアレイと入出力バツ７ア
セルと外部入出力パッドとを備えたチップ上に、あらか
じめセレクタマトリックス回路を設けたものである。
以下、本発明を、図面を参照しながら、実施例について
説明する。
説明する。
図面り本発明の１実施例に係るマスタスライス集積回路
装置のチップ構成を示した平面図である。
装置のチップ構成を示した平面図である。
テップ５は、中央の内部トランジスタセルアレイ１、外
周の入出力バッファセル２および入出力パッド３、およ
びセレクタマトリックス回路４から構成される。この実
施例では、セレクタマトリックス回路４杜内部トランジ
スタセルアレイ１を取シ巻く形で該トランジスタセルア
レイ１と人出カバツファセル２との間に配置されている
。
周の入出力バッファセル２および入出力パッド３、およ
びセレクタマトリックス回路４から構成される。この実
施例では、セレクタマトリックス回路４杜内部トランジ
スタセルアレイ１を取シ巻く形で該トランジスタセルア
レイ１と人出カバツファセル２との間に配置されている
。
この構成で、人力信号および検査用入力信号は前記入出
力パッド（入力パッド）３および入出力バッファセル（
入力バッファセル）２＆ＩＩＡ次介して前記セレクタマ
トリックス回路４に入力される。
力パッド（入力パッド）３および入出力バッファセル（
入力バッファセル）２＆ＩＩＡ次介して前記セレクタマ
トリックス回路４に入力される。
セレクタマトリックス回路出力端子は内部トランジスタ
セルアレイ１に接続される。この場合、前記セレクタマ
トリックス回路４０制御用信号を変えることによって、
前記セレクタマトリックス回路出力端子に現われる信号
の切替、アドレスの変更を行う。
セルアレイ１に接続される。この場合、前記セレクタマ
トリックス回路４０制御用信号を変えることによって、
前記セレクタマトリックス回路出力端子に現われる信号
の切替、アドレスの変更を行う。
前記内部トランジスタセルアレイｌからの出力信号およ
び検査用モニタ出力信号は、逆に、セレクタマトリック
ス回路４および入出力バツ７アセル（出力バッファセル
）２を順次介して入出力パッド（出力パッド）３に我わ
れる。この場付、前述と同様にセレクタマトリックス回
路４の制御用信号を変えることによって、前記出力パッ
ドに現われる信号の切替、アドレスの変更を行う。
び検査用モニタ出力信号は、逆に、セレクタマトリック
ス回路４および入出力バツ７アセル（出力バッファセル
）２を順次介して入出力パッド（出力パッド）３に我わ
れる。この場付、前述と同様にセレクタマトリックス回
路４の制御用信号を変えることによって、前記出力パッ
ドに現われる信号の切替、アドレスの変更を行う。
以上のようｋこ本発明のマスタスライス集積回路装置で
は、セレクタマトリックスｒｍｕをチップ上にあらかじ
め設けであるので、該回路の制御用信号を変えるだけで
所望の入出力パッド位置に入力信号あるいは出力イロ号
を割Ｆ）４てることができ、したがって多らかしめ入出
力パッド上に入出力信号を割シ当てても配腺股Ｊ１上の
制約とはならない。
は、セレクタマトリックスｒｍｕをチップ上にあらかじ
め設けであるので、該回路の制御用信号を変えるだけで
所望の入出力パッド位置に入力信号あるいは出力イロ号
を割Ｆ）４てることができ、したがって多らかしめ入出
力パッド上に入出力信号を割シ当てても配腺股Ｊ１上の
制約とはならない。
また入力信号と検査用人カイ」号との切替、および出力
信号と検査用モニタ出力信号との切替が容φに行えるの
で、パッケージに封止後もＮ度の高い検査を行うことが
できる。
信号と検査用モニタ出力信号との切替が容φに行えるの
で、パッケージに封止後もＮ度の高い検査を行うことが
できる。
図面は本発明の実施例に係るマスタスライス集積回路装
置の６ツプ構成を示す平面図で４）る。 １・・・内部トランジスタセルアレイ、２・・・人出力
バッファセル、 ３・・・入出力バンド、 ４・・・セレクタマトリックス回路、５・・・チップ。 代理人 弁理士 染 川 利 吉
置の６ツプ構成を示す平面図で４）る。 １・・・内部トランジスタセルアレイ、２・・・人出力
バッファセル、 ３・・・入出力バンド、 ４・・・セレクタマトリックス回路、５・・・チップ。 代理人 弁理士 染 川 利 吉
Claims (1)
- チップ上に内部トランジスタセルアレイと、人出力バツ
ファセルと、外部入出力パッドとを有するマスタスライ
ス集積回路装置において、前記チップ上にあらかじめセ
レクタマトリックス回路を設け、該セレクタマトリック
ス回路の制御用信号を変えて入出力信号の切替、アドレ
スの変更を行うようにしたことを特徴とするマスタスラ
イス集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22084082A JPS59111343A (ja) | 1982-12-16 | 1982-12-16 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22084082A JPS59111343A (ja) | 1982-12-16 | 1982-12-16 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59111343A true JPS59111343A (ja) | 1984-06-27 |
Family
ID=16757363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22084082A Pending JPS59111343A (ja) | 1982-12-16 | 1982-12-16 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111343A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61176136A (ja) * | 1985-01-31 | 1986-08-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01266736A (ja) * | 1988-04-19 | 1989-10-24 | Fujitsu Ltd | 試験回路を有する半導体装置 |
| JPH06310689A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | マルチユーザ対応ゲートアレイ |
| US7612604B2 (en) | 2002-05-07 | 2009-11-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
-
1982
- 1982-12-16 JP JP22084082A patent/JPS59111343A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61176136A (ja) * | 1985-01-31 | 1986-08-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01266736A (ja) * | 1988-04-19 | 1989-10-24 | Fujitsu Ltd | 試験回路を有する半導体装置 |
| JPH06310689A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | マルチユーザ対応ゲートアレイ |
| US7612604B2 (en) | 2002-05-07 | 2009-11-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0577184B2 (ja) | ||
| JPS59111343A (ja) | 集積回路装置 | |
| JPH05190758A (ja) | 半導体装置及びその製造方法 | |
| JPH11330256A (ja) | 半導体装置およびその製造方法 | |
| JPH01154533A (ja) | 半導体集積回路装置 | |
| JP2682210B2 (ja) | ゲートアレイ方式半導体集積回路 | |
| JPH065663A (ja) | 評価用半導体装置 | |
| JPS61150228A (ja) | Ｌｓｉ検査回路 | |
| JPH02125635A (ja) | Ｌｓｉウェーハ | |
| JPS63260048A (ja) | マスタ−スライス型半導体装置 | |
| JPH06222109A (ja) | 集積回路 | |
| JPS61216339A (ja) | 複合ウエハスケ−ル集積回路 | |
| JPS6235644A (ja) | 半導体装置 | |
| JPH0394441A (ja) | 半導体集積回路 | |
| JPH01290242A (ja) | 半導体集積回路装置 | |
| JPH0252262A (ja) | マルチチップパッケージの電気検査方法 | |
| JPH02309656A (ja) | マスタースライス型半導体集積回路 | |
| JPS61219162A (ja) | 半導体装置の配線パタ−ン | |
| EP0155965A1 (en) | Wafer | |
| JPS612343A (ja) | 半導体装置 | |
| JPH04368175A (ja) | マスタスライスｌｓｉ | |
| JPS62159446A (ja) | マスタスライスｌｓｉ | |
| JPH02136770A (ja) | 半導体装置 | |
| JPH03220750A (ja) | 半導体集積回路 | |
| JPH0360144A (ja) | 半導体集積回路の製造方法 |