JPH01290242A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01290242A JPH01290242A JP63121130A JP12113088A JPH01290242A JP H01290242 A JPH01290242 A JP H01290242A JP 63121130 A JP63121130 A JP 63121130A JP 12113088 A JP12113088 A JP 12113088A JP H01290242 A JPH01290242 A JP H01290242A
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- Japan
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- chips
- pads
- wafer
- chip
- pad
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000000034 method Methods 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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- 210000004899 c-terminal region Anatomy 0.000 description 1
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- Dicing (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に複数チップ
で構成されたモノリシックな大規模半導体集積回路装置
に関するものである。
で構成されたモノリシックな大規模半導体集積回路装置
に関するものである。
従来技術の構成について、メモリＩＣを例にとって説明
する。
する。
第４図はメモリＩＣチップで形成された従来の半導体集
積回路基板（以下、ウェハと称す）の概略図の一例であ
り、図において、１はチップ、２はチップ上に形成され
たパッド、３はダイシングラインである。
積回路基板（以下、ウェハと称す）の概略図の一例であ
り、図において、１はチップ、２はチップ上に形成され
たパッド、３はダイシングラインである。
このウェハをダイシングライン３に沿ってダイシングす
ることにより個々のチップに分割し、パッケージ１個に
対して１個のチップをアセンブリしてメモリＩＣを１個
製造する。このＩＣを用いて電子システムを実現する場
合、ＩＣ１個の有するメモリ容量より大きなメモリ容量
が一般的に必要とされ、これらを得る従来の方法は次の
通りであった。即ち、ＩＣ１個のもつメモリ容量のＮ倍
の容量を得るにはプリント基板上にＮ個のＩＣを設置し
、各ＩＣの同一アドレス入力端子間、及び出力端子間を
プリント配線等によって結び、一方では各ＩＣを区別さ
せるためのコントロール端子は個別にＣＰＵとの間で、
プリント配線等によって接続していた。
ることにより個々のチップに分割し、パッケージ１個に
対して１個のチップをアセンブリしてメモリＩＣを１個
製造する。このＩＣを用いて電子システムを実現する場
合、ＩＣ１個の有するメモリ容量より大きなメモリ容量
が一般的に必要とされ、これらを得る従来の方法は次の
通りであった。即ち、ＩＣ１個のもつメモリ容量のＮ倍
の容量を得るにはプリント基板上にＮ個のＩＣを設置し
、各ＩＣの同一アドレス入力端子間、及び出力端子間を
プリント配線等によって結び、一方では各ＩＣを区別さ
せるためのコントロール端子は個別にＣＰＵとの間で、
プリント配線等によって接続していた。
第５図は例えば４個のスタティックＲＡＭを用いて４倍
のメモリ容量の半導体集積回路装置を得るための配線例
である。図において、４ａ、４ｂはアドレス入力端子、
５ａ、５ｂはデータ入出力端子、６はチップセレクト入
力端子や書き込み制御入力端子等のコントロール端子と
呼ばれるものである。また７はグランド端子、８はＶＣ
Ｃ端子である。４個のＩＣの同一アドレス入力端子同士
を結線することによって４倍のメモリ容量が得られる。
のメモリ容量の半導体集積回路装置を得るための配線例
である。図において、４ａ、４ｂはアドレス入力端子、
５ａ、５ｂはデータ入出力端子、６はチップセレクト入
力端子や書き込み制御入力端子等のコントロール端子と
呼ばれるものである。また７はグランド端子、８はＶＣ
Ｃ端子である。４個のＩＣの同一アドレス入力端子同士
を結線することによって４倍のメモリ容量が得られる。
次に動作について説明する。
第５図において、アドレス入力端子４ａ、４ｂにアドレ
ス信号を入力し、メモリのアドレスを指定する。この時
、どのＩＣも同じアドレスが指定されているが、コント
ロール端子６の信号によって４個のＩＣのうちの１個が
選択され、そのＩＣの指定されたアドレスのデータが、
データ入出力端子５ａ、５ｂより入出力される。
ス信号を入力し、メモリのアドレスを指定する。この時
、どのＩＣも同じアドレスが指定されているが、コント
ロール端子６の信号によって４個のＩＣのうちの１個が
選択され、そのＩＣの指定されたアドレスのデータが、
データ入出力端子５ａ、５ｂより入出力される。
従来の半導体集積回路装置は以上のように構成されてお
り、チップ１個を１個のパフケージにアセンブリしてい
るので、複数の同型のＩＣチップの同じ端子同士を結線
する場合、プリント基板上でプリント配線しなければな
らず、プリント配線による動作特性の悪化や、基板の集
積密度の低下等の問題があった。
り、チップ１個を１個のパフケージにアセンブリしてい
るので、複数の同型のＩＣチップの同じ端子同士を結線
する場合、プリント基板上でプリント配線しなければな
らず、プリント配線による動作特性の悪化や、基板の集
積密度の低下等の問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、大規模モノリシックＩＣを実現し、プリント
基板での集積密度の高密度化ができ、動作特性を悪化さ
せないような半導体集積回路装置を提供することを目的
とする。
たもので、大規模モノリシックＩＣを実現し、プリント
基板での集積密度の高密度化ができ、動作特性を悪化さ
せないような半導体集積回路装置を提供することを目的
とする。
この発明に係る半導体集積回路装置は、ウェハのダイシ
ングライン上で、隣接するチップの各チップ内で相対的
に同一位置にあるパッド間を多層配線を用いて配線し、
ダイシングライン上の所望個数のチップを囲う線に沿っ
てこのウェハを切断し、所望個数のＩＣチップを含むチ
ップを同一パッケージにアセンブリして大規模ＩＣを得
るようにしたものである。
ングライン上で、隣接するチップの各チップ内で相対的
に同一位置にあるパッド間を多層配線を用いて配線し、
ダイシングライン上の所望個数のチップを囲う線に沿っ
てこのウェハを切断し、所望個数のＩＣチップを含むチ
ップを同一パッケージにアセンブリして大規模ＩＣを得
るようにしたものである。
この発明においては、ウェハのダイシングライン上の多
層配線は隣接する全てのチップ間の同じパッド同士を結
線しているため、複数のチップを連続したかたちで切り
出し、そのチップ群を１個のＩＣとして、１つのパッケ
ージにアセンブリすることができ、この際に配線部分の
面積を小さくできるので、集積密度を向上でき、また、
従来のように全てのダイシングラインに沿ってダイシン
グすることによって個々のチップに分割し、チップ１個
から１． Ｃ１個を製造する従来の方法をも可能にする
。
層配線は隣接する全てのチップ間の同じパッド同士を結
線しているため、複数のチップを連続したかたちで切り
出し、そのチップ群を１個のＩＣとして、１つのパッケ
ージにアセンブリすることができ、この際に配線部分の
面積を小さくできるので、集積密度を向上でき、また、
従来のように全てのダイシングラインに沿ってダイシン
グすることによって個々のチップに分割し、チップ１個
から１． Ｃ１個を製造する従来の方法をも可能にする
。
以下、この発明の一実施例を図について説明する。
第１図はスタティックＲＡＭのチップで形成されたウェ
ハの一部分を模式的に表したものである。
ハの一部分を模式的に表したものである。
図において、９ａ、９ｂはアドレス入力用パッド、１０
ａ、１０ｂはデータ入出力パッド、１１はチップセレク
トや書き込み制御用等のコントロール用パッド、１２は
グランド用パッド、１３はＶＣＣ用ハツト、１４はウェ
ハ上の全チップのアドレス入力用パッド９ａを結線する
信号配線Ａである。
ａ、１０ｂはデータ入出力パッド、１１はチップセレク
トや書き込み制御用等のコントロール用パッド、１２は
グランド用パッド、１３はＶＣＣ用ハツト、１４はウェ
ハ上の全チップのアドレス入力用パッド９ａを結線する
信号配線Ａである。
同様に、１５はアドレス入力用パッド９ｂを結線する信
号配＆Ｈ３，１６はデータ入出力用パッド１０ａを結線
する信号配線Ｃ１１７はデータ入出力パッド１０ｂを結
線する信号配ＮａＤ、１８はグランド用パッド１２を結
線するグランド配線Ｅ、 １９はＶＣｅ用バッド１３を
結線する電源配線Ｆである。信号配線１４〜１９は横方
向配線が第１金属配線、縦方向配線が第２金属配線で形
成されている。
号配＆Ｈ３，１６はデータ入出力用パッド１０ａを結線
する信号配線Ｃ１１７はデータ入出力パッド１０ｂを結
線する信号配ＮａＤ、１８はグランド用パッド１２を結
線するグランド配線Ｅ、 １９はＶＣｅ用バッド１３を
結線する電源配線Ｆである。信号配線１４〜１９は横方
向配線が第１金属配線、縦方向配線が第２金属配線で形
成されている。
次にこの実施例の作用について説明する。
ウェハ上の一つのチップのアドレス入力用パッド９ａは
他の全てのチップの相対的に同一位置にあるアドレス入
力用パッド９ａと信号配線Ａ１４により結線されている
。他のアドレス入力用パッド９ｂ、データ入出力用パッ
ド１０ａ及び１０ｂ。
他の全てのチップの相対的に同一位置にあるアドレス入
力用パッド９ａと信号配線Ａ１４により結線されている
。他のアドレス入力用パッド９ｂ、データ入出力用パッ
ド１０ａ及び１０ｂ。
グランド用パッド１２．Ｖｃｃ用バッド１３も同様に信
号配線８１６〜信号配線Ｆ１９によって結線されている
。
号配線８１６〜信号配線Ｆ１９によって結線されている
。
第２図は第１図中の破線で囲んだ部分の拡大図で、部分
的に示されている４個のチップを分離する場合のダイシ
ング方法を表している。第２図において、斜線部分を切
除して４個のチップを分離させる。このダイシング方法
に基づいて任意にダイシングを行い、ウェハ上の複数の
チップを１つのチップとして切り出した場合、上記のよ
うに予め各パッドが配線されているため、切り出された
チップにおいてもアドレス入力用パッド９ａ、９ｂ、デ
ータ入出力用パッド１０ａ、１０ｂ、グランド用バッド
１２．Ｖｃｃ用バフド１３はそれぞれ配線されている。
的に示されている４個のチップを分離する場合のダイシ
ング方法を表している。第２図において、斜線部分を切
除して４個のチップを分離させる。このダイシング方法
に基づいて任意にダイシングを行い、ウェハ上の複数の
チップを１つのチップとして切り出した場合、上記のよ
うに予め各パッドが配線されているため、切り出された
チップにおいてもアドレス入力用パッド９ａ、９ｂ、デ
ータ入出力用パッド１０ａ、１０ｂ、グランド用バッド
１２．Ｖｃｃ用バフド１３はそれぞれ配線されている。
また、第３図は第１図に示したウェハ上の４つのチップ
Ａ、Ｂ、Ｃ，Ｄを１つのチップとして切り出し、１個の
パッケージの中にアセンブリして半導体集積回路を形成
した図である。このチップのパッドのうちアドレス入力
用パッド９ａ、９ｂ、データ入出力用パッド１０ａ、１
０ｂ、グランド用パッド１２、ＶＣＣ用バッド１３はそ
れぞれ４個ずつ結線されているため、４個のパッドのう
ちの任意の１個を外部端子にワイヤリングする。コント
ロール用パッド１１は個別にワイヤリングする。
Ａ、Ｂ、Ｃ，Ｄを１つのチップとして切り出し、１個の
パッケージの中にアセンブリして半導体集積回路を形成
した図である。このチップのパッドのうちアドレス入力
用パッド９ａ、９ｂ、データ入出力用パッド１０ａ、１
０ｂ、グランド用パッド１２、ＶＣＣ用バッド１３はそ
れぞれ４個ずつ結線されているため、４個のパッドのう
ちの任意の１個を外部端子にワイヤリングする。コント
ロール用パッド１１は個別にワイヤリングする。
このＩＣはチップ１個のもつメモリ容量の４倍のメモリ
容量をもつ。
容量をもつ。
次に動作について説明する。
第３図において、アドレス入力用端子４ａ、４ｂにアド
レス信号を入力し、メモリのアドレスを指定する。この
とき、チップＡ〜Ｄの全てについて同じアドレスが指定
されているが、コントロール端子６の信号によってチッ
プＡ−Ｄのうち、１個が選択され、そのチップの指定さ
れたアドレスのデータがデータ入出力端子５ａ、５ｂよ
り入出力される。
レス信号を入力し、メモリのアドレスを指定する。この
とき、チップＡ〜Ｄの全てについて同じアドレスが指定
されているが、コントロール端子６の信号によってチッ
プＡ−Ｄのうち、１個が選択され、そのチップの指定さ
れたアドレスのデータがデータ入出力端子５ａ、５ｂよ
り入出力される。
以上のように本発明の実施例においては、ウェハのダイ
シングライン上において、隣接する全てのチップ間の同
じパッド同士を多層配線により結線したため、複数のチ
ップを連続したかたちで切り出してそのチップ群を１個
のＩＣとする際に、プリント基板の集積密度を向上でき
、しかもプリント配線による動作特性の悪化も防止でき
る。
シングライン上において、隣接する全てのチップ間の同
じパッド同士を多層配線により結線したため、複数のチ
ップを連続したかたちで切り出してそのチップ群を１個
のＩＣとする際に、プリント基板の集積密度を向上でき
、しかもプリント配線による動作特性の悪化も防止でき
る。
なお、上記実施例ではメモリＩＣのチップについて説明
したが、本発明はメモリＩＣ以外のチップについても適
用でき、この場合においても上記実施例と同様の効果が
得られる。
したが、本発明はメモリＩＣ以外のチップについても適
用でき、この場合においても上記実施例と同様の効果が
得られる。
以上のようにこの発明によれば、従来プリント配線をし
ていたＩＣパッケージ間の配線を、ウェハ状態において
、ウェハのダイシングライン上で各チップのパッド間を
多層配線を用いて配線するようにし、ダイシングライン
上の所望個数のチップを囲う線に沿ってウェハを切断し
、所望個数のチップを１つのチップとして１つのパッケ
ージにアセンブリするようにしたので、プリント配線に
よる動作特性の悪化を生じず、プリント基板上で配線す
るよりも配線部分の面積を小さくでき、基板の集積密度
を向上でき、任意のチップ個数で大規模チップを実現す
ることが可能である。また、上記のように配線したウェ
ハのチップをダイシングラインに沿って個別に分割する
ことにより従来通りの個々のＩＣを実現することも可能
である。
ていたＩＣパッケージ間の配線を、ウェハ状態において
、ウェハのダイシングライン上で各チップのパッド間を
多層配線を用いて配線するようにし、ダイシングライン
上の所望個数のチップを囲う線に沿ってウェハを切断し
、所望個数のチップを１つのチップとして１つのパッケ
ージにアセンブリするようにしたので、プリント配線に
よる動作特性の悪化を生じず、プリント基板上で配線す
るよりも配線部分の面積を小さくでき、基板の集積密度
を向上でき、任意のチップ個数で大規模チップを実現す
ることが可能である。また、上記のように配線したウェ
ハのチップをダイシングラインに沿って個別に分割する
ことにより従来通りの個々のＩＣを実現することも可能
である。
第１図はこの発明の一実施例によるスタティックＲＡＭ
のチップで形成されたウェハの概略図、第２図は第１図
における破線部分の拡大図、第３図はこの発明の一実施
例による半導体集積回路装置のチップのワイヤリングを
示した図、第４図は従来のウェハの概略図、第５図は４
個のスタティックＲＡＭの従来の配線例を示した図であ
る。 １はチップ、２はパッド、３はダイシングライン、４ａ
、４ｂはアドレス入力端子、５ａ、５ｂはデータ入出力
端子、６はコントロール端子、７はグランド端子、８は
ＶＣＣ端子、９ａ、９ｂはアドレス入力用パッド、１０
ａ、１０ｂはデータ入出力用パッド、１１はコントロー
ル用パッド、１２はグランド用パッド、１３はＶＣＣ用
パッド、１４〜１９は信号配線Ａ−Ｆである。 なお図中同一符号は同−又は相当部分を示す。 第２図 第４図 １：チノ７゛ ２、〃゛ツ メ続主甫正書 １発） 昭和６３年／／月ｔＰ日 １・
のチップで形成されたウェハの概略図、第２図は第１図
における破線部分の拡大図、第３図はこの発明の一実施
例による半導体集積回路装置のチップのワイヤリングを
示した図、第４図は従来のウェハの概略図、第５図は４
個のスタティックＲＡＭの従来の配線例を示した図であ
る。 １はチップ、２はパッド、３はダイシングライン、４ａ
、４ｂはアドレス入力端子、５ａ、５ｂはデータ入出力
端子、６はコントロール端子、７はグランド端子、８は
ＶＣＣ端子、９ａ、９ｂはアドレス入力用パッド、１０
ａ、１０ｂはデータ入出力用パッド、１１はコントロー
ル用パッド、１２はグランド用パッド、１３はＶＣＣ用
パッド、１４〜１９は信号配線Ａ−Ｆである。 なお図中同一符号は同−又は相当部分を示す。 第２図 第４図 １：チノ７゛ ２、〃゛ツ メ続主甫正書 １発） 昭和６３年／／月ｔＰ日 １・
Claims (1)
- （１）同一のパターン形状をもつ所望個数のＩＣチップ
を有するチップを１つのパッケージにアセンブリしてな
る半導体集積回路装置であって、上記所望個数のＩＣチ
ップを有するチップは、半導体ウェハ状態時に、複数の
ＩＣチップの各チップ内の相対的に同一位置にある少な
くとも１つ以上のパッド間をダイシングライン上におい
て多層配線により配線し、該ウェハを上記ダイシングラ
イン上の上記所望個数のチップを囲う周回線に沿って切
断して形成したものであることを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121130A JPH01290242A (ja) | 1988-05-18 | 1988-05-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121130A JPH01290242A (ja) | 1988-05-18 | 1988-05-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01290242A true JPH01290242A (ja) | 1989-11-22 |
Family
ID=14803618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63121130A Pending JPH01290242A (ja) | 1988-05-18 | 1988-05-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01290242A (ja) |
-
1988
- 1988-05-18 JP JP63121130A patent/JPH01290242A/ja active Pending
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