JPH11330256A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11330256A JPH11330256A JP10153818A JP15381898A JPH11330256A JP H11330256 A JPH11330256 A JP H11330256A JP 10153818 A JP10153818 A JP 10153818A JP 15381898 A JP15381898 A JP 15381898A JP H11330256 A JPH11330256 A JP H11330256A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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Abstract
(57)【要約】
【課題】 高密度実装が可能な半導体装置を製造する際
の不良率を低減することができ、しかも工程の簡略化が
可能な半導体装置およびその製造方法を提供すること。 【解決手段】 半導体ウエハ２に同一のメモリチップ１
を複数個形成した状態で、各メモリチップ１の良否検査
を一度に行い、良品と判定されたメモリチップ１を４
個、２個あるいは１個単位で半導体ウエハ２から切り出
し、基板４に実装してメモリモジュール１０を完成させ
る。
の不良率を低減することができ、しかも工程の簡略化が
可能な半導体装置およびその製造方法を提供すること。 【解決手段】 半導体ウエハ２に同一のメモリチップ１
を複数個形成した状態で、各メモリチップ１の良否検査
を一度に行い、良品と判定されたメモリチップ１を４
個、２個あるいは１個単位で半導体ウエハ２から切り出
し、基板４に実装してメモリモジュール１０を完成させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ基板やマザ
ーボードなどに実装可能な半導体装置およびその製造方
法に関する。
ーボードなどに実装可能な半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】半導体ウエハから切り出されたメモリチ
ップ等の半導体チップは、パッケージングされた状態で
プリント基板等に実装されるのが一般的である。ところ
が、パッケージの外形寸法は、各種の半導体チップ自体
のサイズに比べてかなり大きいため、プリント基板等に
実装可能なパッケージの数には一定の制限がある。
ップ等の半導体チップは、パッケージングされた状態で
プリント基板等に実装されるのが一般的である。ところ
が、パッケージの外形寸法は、各種の半導体チップ自体
のサイズに比べてかなり大きいため、プリント基板等に
実装可能なパッケージの数には一定の制限がある。
【０００３】一方、最近では、複数の半導体チップを基
板上に実装したマルチチップモジュール（ＭＣＭ）が普
及しつつある。このマルチチップモジュールを用いるこ
とにより、実装面積の小型化およびこれに伴う軽量
化、高密度配線およびベアチップ実装による高性能・
高速化、高信頼性の確保等が可能になる。
板上に実装したマルチチップモジュール（ＭＣＭ）が普
及しつつある。このマルチチップモジュールを用いるこ
とにより、実装面積の小型化およびこれに伴う軽量
化、高密度配線およびベアチップ実装による高性能・
高速化、高信頼性の確保等が可能になる。
【０００４】
【発明が解決しようとする課題】ところで、上述した高
密度実装が可能なマルチチップモジュールにおいては、
複数の半導体チップを１つの基板上に実装するため、各
半導体チップの不良率が累積されてモジュール全体とし
ての不良率が大きくなる。例えば、４個のメモリチップ
を１つのモジュール基板に実装する場合には、１つのメ
モリチップが不良であってもモジュール全体の不良とな
る。したがって、不良となったメモリチップを交換する
リペア作業を行ったり、このモジュール全体を不良品と
して廃棄する等の処置を施す必要があり、歩留まりが悪
く、しかも無駄が多かった。また、複数の半導体チップ
を１つの基板上に実装する場合には、それぞれの半導体
チップを１個ずつ基板に実装するため、製造工程が複雑
になっていた。
密度実装が可能なマルチチップモジュールにおいては、
複数の半導体チップを１つの基板上に実装するため、各
半導体チップの不良率が累積されてモジュール全体とし
ての不良率が大きくなる。例えば、４個のメモリチップ
を１つのモジュール基板に実装する場合には、１つのメ
モリチップが不良であってもモジュール全体の不良とな
る。したがって、不良となったメモリチップを交換する
リペア作業を行ったり、このモジュール全体を不良品と
して廃棄する等の処置を施す必要があり、歩留まりが悪
く、しかも無駄が多かった。また、複数の半導体チップ
を１つの基板上に実装する場合には、それぞれの半導体
チップを１個ずつ基板に実装するため、製造工程が複雑
になっていた。
【０００５】本発明は、このような点に鑑みて創作され
たものであり、その目的は、高密度実装が可能な半導体
装置を製造する際の不良率を低減することができ、しか
も工程の簡略化が可能な半導体装置およびその製造方法
を提供することにある。
たものであり、その目的は、高密度実装が可能な半導体
装置を製造する際の不良率を低減することができ、しか
も工程の簡略化が可能な半導体装置およびその製造方法
を提供することにある。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、半導体ウエハに複数の同一の半導
体チップ（好ましくはメモリチップ）を形成した後に、
あるいはこれらの半導体チップに対して配線、樹脂封
止、端子形成を行った後に、各半導体チップの良否検査
を行い、その結果に応じて１あるいは複数個を単位とし
て半導体チップを切り分けることにより半導体装置が形
成される。良否検査の結果に応じて半導体チップの切り
分けを行っているため、複数個の半導体チップによって
構成される高密度実装が可能な半導体装置を製造したと
きに、その中の一部の半導体チップが不良品であるため
に半導体装置全体が不良品になるということがなく、半
導体装置を製造する際の不良率を低減することができ
る。また、複数個の半導体チップからなる半導体装置を
その後の工程で用いることができるため、単一の半導体
チップからなる半導体装置を複数個組み合わせて用いる
場合に比べて、その後の工程を簡略化することができ
る。
ために、本発明では、半導体ウエハに複数の同一の半導
体チップ（好ましくはメモリチップ）を形成した後に、
あるいはこれらの半導体チップに対して配線、樹脂封
止、端子形成を行った後に、各半導体チップの良否検査
を行い、その結果に応じて１あるいは複数個を単位とし
て半導体チップを切り分けることにより半導体装置が形
成される。良否検査の結果に応じて半導体チップの切り
分けを行っているため、複数個の半導体チップによって
構成される高密度実装が可能な半導体装置を製造したと
きに、その中の一部の半導体チップが不良品であるため
に半導体装置全体が不良品になるということがなく、半
導体装置を製造する際の不良率を低減することができ
る。また、複数個の半導体チップからなる半導体装置を
その後の工程で用いることができるため、単一の半導体
チップからなる半導体装置を複数個組み合わせて用いる
場合に比べて、その後の工程を簡略化することができ
る。
【０００７】特に、半導体ウエハに形成された各半導体
チップに対して配線、樹脂封止、端子形成からなる実装
工程を実施することにより、各半導体チップを個別に切
り分けた後にこの実装工程を実施する場合に比べてさら
なる工程の簡略化が可能になる。
チップに対して配線、樹脂封止、端子形成からなる実装
工程を実施することにより、各半導体チップを個別に切
り分けた後にこの実装工程を実施する場合に比べてさら
なる工程の簡略化が可能になる。
【０００８】また、良否検査の結果に応じた半導体チッ
プ、特にメモリチップの切り分けは、４個が可能な場合
には４個をひとまとまりとして、４個が不可能であって
２個が可能な場合には２個をひとまとまりとして、２個
が不可能な場合には１個ずつ行うことが好ましい。この
ように、多数個取りを優先させることにより、より大き
な単位の（４個取りの）半導体装置を無駄なく効率よく
製造することができる。
プ、特にメモリチップの切り分けは、４個が可能な場合
には４個をひとまとまりとして、４個が不可能であって
２個が可能な場合には２個をひとまとまりとして、２個
が不可能な場合には１個ずつ行うことが好ましい。この
ように、多数個取りを優先させることにより、より大き
な単位の（４個取りの）半導体装置を無駄なく効率よく
製造することができる。
【０００９】
【発明の実施の形態】（第１の実施形態）以下、本発明
を適用した第１の実施形態のメモリモジュールについ
て、図面を参照しながら具体的に説明する。図１は、本
実施形態のメモリモジュールの製造工程を示す図であ
る。
を適用した第１の実施形態のメモリモジュールについ
て、図面を参照しながら具体的に説明する。図１は、本
実施形態のメモリモジュールの製造工程を示す図であ
る。
【００１０】まず、図１（ａ）および（ｂ）に示すよう
に、例えばシリコン単結晶の薄片である半導体ウエハ２
を導入し、この半導体ウエハ２に同一のメモリチップ１
を形成する（第１の工程）。図１（ｂ）の点線で囲まれ
た各領域は、メモリチップ１の１単位（切り分けの最小
単位）を示しており、半導体ウエハ２には、複数のメモ
リチップ１が形成される。
に、例えばシリコン単結晶の薄片である半導体ウエハ２
を導入し、この半導体ウエハ２に同一のメモリチップ１
を形成する（第１の工程）。図１（ｂ）の点線で囲まれ
た各領域は、メモリチップ１の１単位（切り分けの最小
単位）を示しており、半導体ウエハ２には、複数のメモ
リチップ１が形成される。
【００１１】図２は、半導体ウエハ２に形成されるメモ
リチップ１の概略を示す図である。図２に示すように、
メモリチップ１は、所定の大きさの半導体ウエハ２と、
この半導体ウエハ２の表面に形成される複数のチップ用
パッド３とを含んで構成される。チップ用パッド３は、
メモリチップ１が実装される基板との電気的接続を行う
ための接続端子である。
リチップ１の概略を示す図である。図２に示すように、
メモリチップ１は、所定の大きさの半導体ウエハ２と、
この半導体ウエハ２の表面に形成される複数のチップ用
パッド３とを含んで構成される。チップ用パッド３は、
メモリチップ１が実装される基板との電気的接続を行う
ための接続端子である。
【００１２】このようにして半導体ウエハ２に複数のメ
モリチップ１が形成された状態で、次に、メモリチップ
１のそれぞれについて良否検査を行う（第２の工程）。
例えば、各メモリチップ１に形成されたチップ用パッド
３に検査用プローブを押圧して電気的に接触させること
により、各種の機能試験を実施する。各メモリチップ１
の良否検査を半導体ウエハ２の全体を単位として行うこ
とにより、すなわち、半導体ウエハ２に形成された複数
のメモリチップ１の良否検査を一度に行うことにより、
検査効率の向上を図っている。
モリチップ１が形成された状態で、次に、メモリチップ
１のそれぞれについて良否検査を行う（第２の工程）。
例えば、各メモリチップ１に形成されたチップ用パッド
３に検査用プローブを押圧して電気的に接触させること
により、各種の機能試験を実施する。各メモリチップ１
の良否検査を半導体ウエハ２の全体を単位として行うこ
とにより、すなわち、半導体ウエハ２に形成された複数
のメモリチップ１の良否検査を一度に行うことにより、
検査効率の向上を図っている。
【００１３】次に、第２の工程における良否検査の結果
に基づいて、図１（ｃ）に示すように、良品と判定され
たメモリチップ１を１個あるいは複数個（２個または４
個）を単位として切り分ける（第３の工程）。
に基づいて、図１（ｃ）に示すように、良品と判定され
たメモリチップ１を１個あるいは複数個（２個または４
個）を単位として切り分ける（第３の工程）。
【００１４】図３は、半導体ウエハ２に形成された複数
のメモリチップ１の切り分け方法の一例を示す図であ
る。図３（ａ）は、上述した第２の工程における各メモ
リチップ１の良否検査の結果を示す図であり、○印は良
品と判定されたメモリチップ１を、×印は不良品と判定
されたメモリチップ１をそれぞれ示している。また、図
３（ｂ）は、図３（ａ）において良品と判定されたメモ
リチップ１をどのように切り分けるかを示す図であり、
実線で囲まれた範囲が切り分けの単位を示している。上
述したように、メモリチップ１は、１個あるいは複数個
（２個または４個）を単位として切り分けられるが、な
るべく多くの個数をひとまとまりとして切り分けること
が好ましい。したがって、図３（ｂ）に示す切り分け方
法は、４個のメモリチップ１を切り出すことができる場
合は４個を切り分け、４個のメモリチップ１を切り出す
ことができない場合は２個を切り分け、２個のメモリチ
ップ１を切り出すことができない場合は１個だけを切り
分けるという手順となる。図３（ａ）に示した良否検査
の結果に対してこの切り分け方法を適用した場合には、
図３（ｂ）に示すように、４個のメモリチップ１を切り
分けたものが１組、２個のメモリチップ１を切り分けた
ものが３組、１個のメモリチップ１を切り分けたものが
３組取り出される。このようにして、１個あるいは複数
個からなる半導体装置が製造される。
のメモリチップ１の切り分け方法の一例を示す図であ
る。図３（ａ）は、上述した第２の工程における各メモ
リチップ１の良否検査の結果を示す図であり、○印は良
品と判定されたメモリチップ１を、×印は不良品と判定
されたメモリチップ１をそれぞれ示している。また、図
３（ｂ）は、図３（ａ）において良品と判定されたメモ
リチップ１をどのように切り分けるかを示す図であり、
実線で囲まれた範囲が切り分けの単位を示している。上
述したように、メモリチップ１は、１個あるいは複数個
（２個または４個）を単位として切り分けられるが、な
るべく多くの個数をひとまとまりとして切り分けること
が好ましい。したがって、図３（ｂ）に示す切り分け方
法は、４個のメモリチップ１を切り出すことができる場
合は４個を切り分け、４個のメモリチップ１を切り出す
ことができない場合は２個を切り分け、２個のメモリチ
ップ１を切り出すことができない場合は１個だけを切り
分けるという手順となる。図３（ａ）に示した良否検査
の結果に対してこの切り分け方法を適用した場合には、
図３（ｂ）に示すように、４個のメモリチップ１を切り
分けたものが１組、２個のメモリチップ１を切り分けた
ものが３組、１個のメモリチップ１を切り分けたものが
３組取り出される。このようにして、１個あるいは複数
個からなる半導体装置が製造される。
【００１５】次に、図１（ｄ）に示すように、切り分け
たメモリチップ１を基板４に実装して、最終的に、メモ
リチップ１を４個取りしたメモリモジュール１０ａ、２
個取りしたメモリモジュール１０ｂ、１個取りしたメモ
リモジュール１０ｃのいずれかを完成させる（第４の工
程）。例えば基板４への実装方法としては、メモリチッ
プ１に形成されたチップ用パッド３と基板４に形成され
た電極（図示せず）とをボンディングワイヤを用いて接
続する。
たメモリチップ１を基板４に実装して、最終的に、メモ
リチップ１を４個取りしたメモリモジュール１０ａ、２
個取りしたメモリモジュール１０ｂ、１個取りしたメモ
リモジュール１０ｃのいずれかを完成させる（第４の工
程）。例えば基板４への実装方法としては、メモリチッ
プ１に形成されたチップ用パッド３と基板４に形成され
た電極（図示せず）とをボンディングワイヤを用いて接
続する。
【００１６】メモリチップ１を４個取りしたメモリモジ
ュール１０ａは、例えば各メモリチップ１のビット構成
を１６Ｍ×４ビットとすると、メモリモジュール１０ａ
を実装する基板（図示せず）の配線の仕方によって、１
６Ｍ×１６ビット、３２Ｍ×８ビット、６４Ｍ×４ビッ
トのいずれかのメモリ素子として用いることができる。
また、メモリモジュール１０ａは、単一のメモリ素子と
同様に取り扱うことができるため、他の基板等への実装
工程の簡略化が可能となる。
ュール１０ａは、例えば各メモリチップ１のビット構成
を１６Ｍ×４ビットとすると、メモリモジュール１０ａ
を実装する基板（図示せず）の配線の仕方によって、１
６Ｍ×１６ビット、３２Ｍ×８ビット、６４Ｍ×４ビッ
トのいずれかのメモリ素子として用いることができる。
また、メモリモジュール１０ａは、単一のメモリ素子と
同様に取り扱うことができるため、他の基板等への実装
工程の簡略化が可能となる。
【００１７】同様に、メモリチップ１を２個含んだメモ
リモジュール１０ｂは、各メモリチップ１のビット構成
を１６Ｍ×４ビットとすると、メモリモジュール１０ｂ
を実装する基板の配線の仕方によって、１６Ｍ×８ビッ
ト、３２Ｍ×４ビットのいずれかのメモリ素子として用
いることができる。また、メモリモジュール１０ｂは、
単一のメモリ素子と同様に取り扱うことができるため、
他の基板等への実装工程の簡略化が可能となる。
リモジュール１０ｂは、各メモリチップ１のビット構成
を１６Ｍ×４ビットとすると、メモリモジュール１０ｂ
を実装する基板の配線の仕方によって、１６Ｍ×８ビッ
ト、３２Ｍ×４ビットのいずれかのメモリ素子として用
いることができる。また、メモリモジュール１０ｂは、
単一のメモリ素子と同様に取り扱うことができるため、
他の基板等への実装工程の簡略化が可能となる。
【００１８】このように、半導体ウエハ２に同一のメモ
リチップ１を複数個形成し、これらのメモリチップ１の
うち、良否検査によって良品であると判定されたものの
みを切り分けてメモリモジュール１０が製造されるた
め、メモリモジュール１０に含まれる一部のメモリチッ
プ１が不良品であるためにメモリモジュール１０全体が
不良品となってしまうことがなく、メモリモジュール１
０の製造の際の不良率を低減することができる。
リチップ１を複数個形成し、これらのメモリチップ１の
うち、良否検査によって良品であると判定されたものの
みを切り分けてメモリモジュール１０が製造されるた
め、メモリモジュール１０に含まれる一部のメモリチッ
プ１が不良品であるためにメモリモジュール１０全体が
不良品となってしまうことがなく、メモリモジュール１
０の製造の際の不良率を低減することができる。
【００１９】また、半導体ウエハ２全体を単位としてそ
の半導体ウエハ２に形成された複数のメモリチップ１の
良否検査を一度に行っているため、検査の効率を上げる
ことができる。さらに、メモリチップ１は、１個あるい
は複数個（２個または４個）を単位として半導体ウエハ
２から切り分けられるが、なるべく多くの個数をひとま
とまりとして切り分けて、すなわちなるべく４個ずつ切
り分けているため、メモリチップ１を４個取りしたメモ
リモジュール１０ａを効率よく製造することができる。
の半導体ウエハ２に形成された複数のメモリチップ１の
良否検査を一度に行っているため、検査の効率を上げる
ことができる。さらに、メモリチップ１は、１個あるい
は複数個（２個または４個）を単位として半導体ウエハ
２から切り分けられるが、なるべく多くの個数をひとま
とまりとして切り分けて、すなわちなるべく４個ずつ切
り分けているため、メモリチップ１を４個取りしたメモ
リモジュール１０ａを効率よく製造することができる。
【００２０】また、メモリモジュール１０ａやメモリモ
ジュール１０ｂは、半導体ウエハ２に形成されたメモリ
チップ１を複数個まとめて切り分けたものが実装されて
いる。すなわち、複数のメモリチップ１が互いにつなが
った状態で実装されるため、半導体ウエハ２からメモリ
チップ１を１個ずつ切り出し、各メモリチップ１同士の
間隔をとって実装してメモリモジュールを形成する場合
と比較すると、高密度実装による部品の小型化が可能に
なる。また、一度に複数の半導体チップ１を実装するこ
とができるため、製造工程を簡略化することが可能とな
る。
ジュール１０ｂは、半導体ウエハ２に形成されたメモリ
チップ１を複数個まとめて切り分けたものが実装されて
いる。すなわち、複数のメモリチップ１が互いにつなが
った状態で実装されるため、半導体ウエハ２からメモリ
チップ１を１個ずつ切り出し、各メモリチップ１同士の
間隔をとって実装してメモリモジュールを形成する場合
と比較すると、高密度実装による部品の小型化が可能に
なる。また、一度に複数の半導体チップ１を実装するこ
とができるため、製造工程を簡略化することが可能とな
る。
【００２１】（第２の実施形態）次に、本発明を適用し
た第２の実施形態のメモリモジュールについて説明す
る。本実施形態のメモリモジュールは、チップサイズパ
ッケージ（ＣＳＰ；Chip Size Package ）実装技術によ
って製造される。図４は、本実施形態のメモリモジュー
ルの製造工程を示す図である。
た第２の実施形態のメモリモジュールについて説明す
る。本実施形態のメモリモジュールは、チップサイズパ
ッケージ（ＣＳＰ；Chip Size Package ）実装技術によ
って製造される。図４は、本実施形態のメモリモジュー
ルの製造工程を示す図である。
【００２２】まず、図４（ａ）および（ｂ）に示すよう
に、半導体ウエハ１２を導入し、この半導体ウエハ１２
に同一のメモリチップ１１を形成する（第１の工程）。
図４（ｂ）の点線で囲まれた複数の各領域は、ＣＳＰ実
装後のメモリチップ１１の１単位（切り分けの最小単
位）を示している。次に、複数のメモリチップ１１が形
成された状態の半導体ウエハ１２全体を対象として、図
４（ｃ）に示すように、配線と樹脂封止を行った後に端
子を形成するＣＳＰ実装を行う（第２の工程）。
に、半導体ウエハ１２を導入し、この半導体ウエハ１２
に同一のメモリチップ１１を形成する（第１の工程）。
図４（ｂ）の点線で囲まれた複数の各領域は、ＣＳＰ実
装後のメモリチップ１１の１単位（切り分けの最小単
位）を示している。次に、複数のメモリチップ１１が形
成された状態の半導体ウエハ１２全体を対象として、図
４（ｃ）に示すように、配線と樹脂封止を行った後に端
子を形成するＣＳＰ実装を行う（第２の工程）。
【００２３】図５は、ＣＳＰ実装されたメモリチップ１
１の拡大断面図である。図５に示すように、ＣＳＰ実装
されたメモリチップ１１は、半導体ウエハ１２、配線パ
ターン１３、ビア・ポスト１４、バリヤ・メタル１５、
樹脂層１６、半田ボール１７を含んで構成される。
１の拡大断面図である。図５に示すように、ＣＳＰ実装
されたメモリチップ１１は、半導体ウエハ１２、配線パ
ターン１３、ビア・ポスト１４、バリヤ・メタル１５、
樹脂層１６、半田ボール１７を含んで構成される。
【００２４】配線パターン１３は、半導体ウエハ１２の
表面に形成された金属薄膜をレジストで加工した後、電
解メッキ処理を施すことにより形成される。ビア・ポス
ト１４は、配線パターン１３に接続されており、その頂
上部にはバリヤ・メタル１５が形成される。樹脂層１６
は、半導体ウエハ１２の表面を封止している。樹脂層１
６は、ビア・ポスト１４の高さとほぼ等しい厚さを有し
ており、樹脂封止したときにバリヤ・メタル１５が外部
に露出するようになっている。半田ボール１７は、メモ
リチップ１１が実装される基板との電気的接続を行うた
めの接続端子である。
表面に形成された金属薄膜をレジストで加工した後、電
解メッキ処理を施すことにより形成される。ビア・ポス
ト１４は、配線パターン１３に接続されており、その頂
上部にはバリヤ・メタル１５が形成される。樹脂層１６
は、半導体ウエハ１２の表面を封止している。樹脂層１
６は、ビア・ポスト１４の高さとほぼ等しい厚さを有し
ており、樹脂封止したときにバリヤ・メタル１５が外部
に露出するようになっている。半田ボール１７は、メモ
リチップ１１が実装される基板との電気的接続を行うた
めの接続端子である。
【００２５】このようにして半導体ウエハ１２に形成さ
れた複数のメモリチップ１１がＣＳＰ実装された状態
で、次に、各メモリチップ１１の良否検査を行う（第３
の工程）。例えば、各メモリチップ１１に対応して形成
された半田ボール１７に検査用プローブを押圧して電気
的に接触させることにより、各種の機能試験を実施す
る。メモリチップ１１の良否検査を半導体ウエハ１２の
全体を単位として行うことにより、すなわち、半導体ウ
エハ１２に形成された複数のメモリチップ１１の良否検
査を一度に行うことにより、検査効率の向上を図ってい
る。
れた複数のメモリチップ１１がＣＳＰ実装された状態
で、次に、各メモリチップ１１の良否検査を行う（第３
の工程）。例えば、各メモリチップ１１に対応して形成
された半田ボール１７に検査用プローブを押圧して電気
的に接触させることにより、各種の機能試験を実施す
る。メモリチップ１１の良否検査を半導体ウエハ１２の
全体を単位として行うことにより、すなわち、半導体ウ
エハ１２に形成された複数のメモリチップ１１の良否検
査を一度に行うことにより、検査効率の向上を図ってい
る。
【００２６】次に、第３の工程における良否検査の結果
に基づいて、図４（ｄ）に示すように、良品と判定され
たＣＳＰ実装後のメモリチップ１１を１個あるいは複数
個（２個または４個）を単位として切り分けることによ
り、最終的に、メモリチップ１１を４個取りしたメモリ
モジュール２０ａ、２個取りしたメモリモジュール２０
ｂ、１個取りしたメモリモジュール２０ｃのいずれかを
完成させる（第４の工程）。具体的な切り分け方法は、
上述した第１の実施形態において、図３に示した切り分
け方法が適用される。
に基づいて、図４（ｄ）に示すように、良品と判定され
たＣＳＰ実装後のメモリチップ１１を１個あるいは複数
個（２個または４個）を単位として切り分けることによ
り、最終的に、メモリチップ１１を４個取りしたメモリ
モジュール２０ａ、２個取りしたメモリモジュール２０
ｂ、１個取りしたメモリモジュール２０ｃのいずれかを
完成させる（第４の工程）。具体的な切り分け方法は、
上述した第１の実施形態において、図３に示した切り分
け方法が適用される。
【００２７】このように、半導体ウエハ１２に同一のメ
モリチップ１１を複数個形成した後にＣＳＰ実装を行
い、ＣＳＰ実装後の各メモリチップ１１のうち、良否検
査によって良品であると判定されたもののみを切り分け
て半導体装置としてのメモリモジュール２０が製造され
るため、メモリモジュール２０に含まれる一部のメモリ
チップ１１が不良品であるためにメモリモジュール２０
全体が不良品となってしまうことがなく、メモリモジュ
ール２０を製造する際の不良率を低減することができ
る。
モリチップ１１を複数個形成した後にＣＳＰ実装を行
い、ＣＳＰ実装後の各メモリチップ１１のうち、良否検
査によって良品であると判定されたもののみを切り分け
て半導体装置としてのメモリモジュール２０が製造され
るため、メモリモジュール２０に含まれる一部のメモリ
チップ１１が不良品であるためにメモリモジュール２０
全体が不良品となってしまうことがなく、メモリモジュ
ール２０を製造する際の不良率を低減することができ
る。
【００２８】また、メモリモジュール２０ａやメモリモ
ジュール２０ｂは、半導体ウエハ１２から複数のメモリ
チップ１１をまとめて切り出したものが実装される。こ
のため、半導体ウエハ１２からメモリチップ１１を１個
ずつ切り出した後に各メモリチップ１の間隔をとって実
装してメモリモジュールを形成する場合と比較すると、
高密度実装による部品の小型化が可能になる。特に、Ｃ
ＳＰ実装を行っているため、実装面積が最小になる。ま
た、良否パターンに基づいて、できるたけ多くのメモリ
チップ１１を含むようなメモリモジュール２０ａ等の切
り出しが行われるため、多数個取りのメモリモジュール
２０ａ等を効率よく製造することができる。
ジュール２０ｂは、半導体ウエハ１２から複数のメモリ
チップ１１をまとめて切り出したものが実装される。こ
のため、半導体ウエハ１２からメモリチップ１１を１個
ずつ切り出した後に各メモリチップ１の間隔をとって実
装してメモリモジュールを形成する場合と比較すると、
高密度実装による部品の小型化が可能になる。特に、Ｃ
ＳＰ実装を行っているため、実装面積が最小になる。ま
た、良否パターンに基づいて、できるたけ多くのメモリ
チップ１１を含むようなメモリモジュール２０ａ等の切
り出しが行われるため、多数個取りのメモリモジュール
２０ａ等を効率よく製造することができる。
【００２９】本発明は、上記実施形態に限定されるもの
ではなく、本発明の要旨の範囲内で種々の変形実施が可
能である。例えば、上述した第１の実施形態の半導体ウ
エハ２に含まれる各メモリチップ１は、対応する端子同
士を各メモリチップ１内の配線によって相互に接続する
ようにしてもよい。例えば、各メモリチップ１の電源端
子には共通の電源電圧が印加され、クロック端子には共
通の動作クロック信号が入力される。同じ電圧が印加さ
れる端子同士あるいは同じ信号が入力される信号同士を
各メモリチップ１を形成する際に接続しておいて、４個
あるいは２個を同時に切り出す場合には、４個あるいは
２個のメモリチップ１の中のいずれか一つに対して、共
通の電圧を印加し、あるいは共通の信号を入力するよう
にする。このように、各メモリチップ１の内部で相互に
配線を行うことにより、複数のメモリチップ１とこれを
実装する基板４との間の配線量を減らすことができ、実
装工程の簡略化が可能になる。
ではなく、本発明の要旨の範囲内で種々の変形実施が可
能である。例えば、上述した第１の実施形態の半導体ウ
エハ２に含まれる各メモリチップ１は、対応する端子同
士を各メモリチップ１内の配線によって相互に接続する
ようにしてもよい。例えば、各メモリチップ１の電源端
子には共通の電源電圧が印加され、クロック端子には共
通の動作クロック信号が入力される。同じ電圧が印加さ
れる端子同士あるいは同じ信号が入力される信号同士を
各メモリチップ１を形成する際に接続しておいて、４個
あるいは２個を同時に切り出す場合には、４個あるいは
２個のメモリチップ１の中のいずれか一つに対して、共
通の電圧を印加し、あるいは共通の信号を入力するよう
にする。このように、各メモリチップ１の内部で相互に
配線を行うことにより、複数のメモリチップ１とこれを
実装する基板４との間の配線量を減らすことができ、実
装工程の簡略化が可能になる。
【００３０】但し、隣接する各メモリチップ１をどのよ
うに組み合わせて切り出すかは、良否検査を行うまでわ
からないため、図６に示すように、隣接する全てのメモ
リチップ１同士の同じ端子を相互に配線しておくことが
好ましい。また、一例として電源端子やクロック端子を
相互に接続する場合を説明したがその他の端子、例えば
アドレス端子やデータ端子を相互に接続するようにして
もよい。同じアドレス端子同士を接続すると、例えば１
個のメモリチップ１のビット構成を１６Ｍ×４ビットと
したときに、２個のメモリチップ１を同時に切り出すメ
モリモジュール１０ｂでは１６Ｍ×８ビットのビット構
成を少ない配線量で容易に実現でき、４個のメモリチッ
プ１を同時に切り出すメモリモジュール１０ａでは１６
Ｍ×１６ビットのビット構成を少ない配線量で容易に実
現できる。また、同じデータ端子同士を接続すると、例
えば１個のメモリチップ１のビット構成を１６Ｍ×４ビ
ットとしたときに、２個のメモリチップ１を同時に切り
出すメモリモジュール１０ｂでは３２Ｍ×４ビットのビ
ット構成を少ない配線量で容易に実現でき、４個のメモ
リチップ１を同時に切り出すメモリモジュール１０ａで
は６４Ｍ×４ビットのビット構成を少ない配線量で容易
に実現できる。
うに組み合わせて切り出すかは、良否検査を行うまでわ
からないため、図６に示すように、隣接する全てのメモ
リチップ１同士の同じ端子を相互に配線しておくことが
好ましい。また、一例として電源端子やクロック端子を
相互に接続する場合を説明したがその他の端子、例えば
アドレス端子やデータ端子を相互に接続するようにして
もよい。同じアドレス端子同士を接続すると、例えば１
個のメモリチップ１のビット構成を１６Ｍ×４ビットと
したときに、２個のメモリチップ１を同時に切り出すメ
モリモジュール１０ｂでは１６Ｍ×８ビットのビット構
成を少ない配線量で容易に実現でき、４個のメモリチッ
プ１を同時に切り出すメモリモジュール１０ａでは１６
Ｍ×１６ビットのビット構成を少ない配線量で容易に実
現できる。また、同じデータ端子同士を接続すると、例
えば１個のメモリチップ１のビット構成を１６Ｍ×４ビ
ットとしたときに、２個のメモリチップ１を同時に切り
出すメモリモジュール１０ｂでは３２Ｍ×４ビットのビ
ット構成を少ない配線量で容易に実現でき、４個のメモ
リチップ１を同時に切り出すメモリモジュール１０ａで
は６４Ｍ×４ビットのビット構成を少ない配線量で容易
に実現できる。
【００３１】同様に、上述した第２の実施形態の半導体
ウエハ１２に含まれる各メモリチップ１１の対応する端
子同士を配線によって相互に接続するようにしてもよ
い。但し、この場合には、半導体ウエハ１２において各
メモリチップ１１の端子同士を相互に接続する場合の他
に、ＣＳＰ実装を行う際に形成する配線（図５に示した
配線パターン１３）を用いて各メモリチップ１１の端子
同士を相互に接続するようにしてもよい。
ウエハ１２に含まれる各メモリチップ１１の対応する端
子同士を配線によって相互に接続するようにしてもよ
い。但し、この場合には、半導体ウエハ１２において各
メモリチップ１１の端子同士を相互に接続する場合の他
に、ＣＳＰ実装を行う際に形成する配線（図５に示した
配線パターン１３）を用いて各メモリチップ１１の端子
同士を相互に接続するようにしてもよい。
【００３２】また、上述した実施形態では、各メモリチ
ップ１のビット構成を１６Ｍ×４ビットとしたが、他の
ビット構成でもよく、また、異なるビット構成あるいは
容量のメモリチップ１を組み合わせてもよい。また、上
述した実施形態では、半導体チップとしてメモリチップ
を用い、半導体装置としてのメモリモジュールを製造す
る場合を例にとって説明したが、メモリチップ以外の半
導体チップ、例えば、プロセッサチップやＡＳＩＣ等の
各種チップを用いて半導体装置を製造する場合に適用す
ることができる。
ップ１のビット構成を１６Ｍ×４ビットとしたが、他の
ビット構成でもよく、また、異なるビット構成あるいは
容量のメモリチップ１を組み合わせてもよい。また、上
述した実施形態では、半導体チップとしてメモリチップ
を用い、半導体装置としてのメモリモジュールを製造す
る場合を例にとって説明したが、メモリチップ以外の半
導体チップ、例えば、プロセッサチップやＡＳＩＣ等の
各種チップを用いて半導体装置を製造する場合に適用す
ることができる。
【００３３】また、上述した第１の実施形態では、複数
個あるいは１個ずつ切り出したメモリチップ１を基板４
上に実装してメモリモジュール１０を形成したが、メモ
リチップ１をパーソナルコンピュータのマザーボード等
に直接実装するようにしてもよい。
個あるいは１個ずつ切り出したメモリチップ１を基板４
上に実装してメモリモジュール１０を形成したが、メモ
リチップ１をパーソナルコンピュータのマザーボード等
に直接実装するようにしてもよい。
【００３４】
【発明の効果】上述したように、本発明によれば、良否
検査の結果に応じて１あるいは複数個を単位として半導
体ウエハから半導体チップを切り分けているため、複数
個の半導体チップによって構成される高密度実装が可能
な半導体装置を製造したときに、その中の一部の半導体
チップが不良品であるために半導体装置全体が不良品に
なるということがなく、半導体装置を製造する際の不良
率を低減することができる。また、複数個の半導体チッ
プからなる半導体装置をその後の工程で用いることがで
きるため、単一の半導体チップからなる半導体装置を複
数個組み合わせて用いる場合に比べて、その後の工程を
簡略化することができる。
検査の結果に応じて１あるいは複数個を単位として半導
体ウエハから半導体チップを切り分けているため、複数
個の半導体チップによって構成される高密度実装が可能
な半導体装置を製造したときに、その中の一部の半導体
チップが不良品であるために半導体装置全体が不良品に
なるということがなく、半導体装置を製造する際の不良
率を低減することができる。また、複数個の半導体チッ
プからなる半導体装置をその後の工程で用いることがで
きるため、単一の半導体チップからなる半導体装置を複
数個組み合わせて用いる場合に比べて、その後の工程を
簡略化することができる。
【図１】第１の実施形態のメモリモジュールの製造工程
を示す図である。
を示す図である。
【図２】半導体ウエハに形成されるメモリチップの概略
を示す図である。
を示す図である。
【図３】半導体ウエハに形成されたメモリチップの切り
分け方法の一例を示す図である。
分け方法の一例を示す図である。
【図４】第２の実施形態のメモリモジュールの製造工程
を示す図である。
を示す図である。
【図５】ＣＳＰ実装されたメモリチップの拡大断面図で
ある。
ある。
【図６】相互に接続される各メモリチップ間の接続状態
を示す図である。
を示す図である。
１、１１ メモリチップ ２、１２ 半導体ウエハ ３ チップ用パッド ４ 基板 １０、２０ メモリモジュール １３ 配線パターン １４ ビア・ポスト １５ バリヤ・メタル １６ 樹脂層 １７ 半田ボール
Claims (7)
- 【請求項１】 半導体ウエハに複数の同一の半導体チッ
プを形成した後に、各半導体チップの良否検査の結果に
応じて１あるいは複数個を単位として前記半導体チップ
を切り分けることにより形成することを特徴とする半導
体装置。 - 【請求項２】 半導体ウエハに形成された複数の同一の
半導体チップに対して配線、樹脂封止、端子形成を行っ
た後に、各半導体チップの良否検査の結果に応じて１あ
るいは複数個を単位として前記半導体チップを切り分け
ることにより形成することを特徴とする半導体装置。 - 【請求項３】 請求項１または２において、 前記半導体チップはメモリチップであることを特徴とす
る半導体装置。 - 【請求項４】 半導体ウエハに複数の同一の半導体チッ
プを形成する第１の工程と、 前記半導体ウエハに形成された複数の前記半導体チップ
のそれぞれの良否検査を行う第２の工程と、 前記良否検査の結果に基づいて１あるいは複数の前記半
導体チップを切り分ける第３の工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体ウエハに複数の同一の半導体チッ
プを形成する第１の工程と、 前記半導体ウエハ上に形成された複数の前記半導体チッ
プに対して配線、樹脂封止、端子形成を行う第２の工程
と、 前記第２の工程によって形成された前記端子を用いて、
前記半導体ウエハに形成された複数の前記半導体チップ
のそれぞれの良否検査を行う第３の工程と、 前記良否検査の結果に基づいて１あるいは複数の前記半
導体チップを切り分ける第４の工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４または５において、 前記半導体チップはメモリチップであることを特徴とす
る半導体装置の製造方法。 - 【請求項７】 請求項６において、 前記良否検査の後に行われる複数の前記半導体チップの
切り分けは、４個が可能な場合には４個をひとまとまり
として、４個が不可能であって２個が可能な場合には２
個をひとまとまりとして、２個が不可能な場合には１個
ずつ行うことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153818A JPH11330256A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置およびその製造方法 |
| PCT/JP1999/002564 WO1999060618A1 (fr) | 1998-05-19 | 1999-05-18 | Dispositif a semi-conducteurs et procede de fabrication dudit dispositif |
| TW088108081A TW457425B (en) | 1998-05-19 | 1999-05-18 | Semiconductor device and process of producing the same |
| US09/716,843 US6969623B1 (en) | 1998-05-19 | 2000-11-17 | Semiconductor device and method for manufacturing the same |
| US09/716,165 US6479306B1 (en) | 1998-05-19 | 2000-11-17 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153818A JPH11330256A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330256A true JPH11330256A (ja) | 1999-11-30 |
Family
ID=15570772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153818A Pending JPH11330256A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11330256A (ja) |
| TW (1) | TW457425B (ja) |
| WO (1) | WO1999060618A1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203315A (ja) * | 1999-11-29 | 2001-07-27 | Lucent Technol Inc | マルチチップ・パッケージにおけるｉｃチップのクラスタ・パッケージング |
| JP2005072223A (ja) * | 2003-08-25 | 2005-03-17 | Casio Comput Co Ltd | 半導体装置 |
| JP2005175471A (ja) * | 2003-12-05 | 2005-06-30 | Samsung Electronics Co Ltd | 内部コネクタコンタクトを備えるウェーハレベル電子モジュール及びこの製造方法 |
| US6972487B2 (en) | 2001-03-30 | 2005-12-06 | Fujitsu Limited | Multi chip package structure having a plurality of semiconductor chips mounted in the same package |
| KR100699314B1 (ko) * | 2002-01-28 | 2007-03-26 | 후지쯔 가부시끼가이샤 | 반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판 |
| WO2010095355A1 (ja) * | 2009-02-20 | 2010-08-26 | 昭和電工株式会社 | 半導体ウェーハのダイシング方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935586B1 (ja) * | 1968-12-14 | 1974-09-24 | ||
| JPH06334034A (ja) * | 1993-05-21 | 1994-12-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH09199450A (ja) * | 1996-01-22 | 1997-07-31 | Oki Electric Ind Co Ltd | ウエハ上の半導体素子ダイシング方法及び装置 |
-
1998
- 1998-05-19 JP JP10153818A patent/JPH11330256A/ja active Pending
-
1999
- 1999-05-18 WO PCT/JP1999/002564 patent/WO1999060618A1/ja active Application Filing
- 1999-05-18 TW TW088108081A patent/TW457425B/zh not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203315A (ja) * | 1999-11-29 | 2001-07-27 | Lucent Technol Inc | マルチチップ・パッケージにおけるｉｃチップのクラスタ・パッケージング |
| US6972487B2 (en) | 2001-03-30 | 2005-12-06 | Fujitsu Limited | Multi chip package structure having a plurality of semiconductor chips mounted in the same package |
| KR100699314B1 (ko) * | 2002-01-28 | 2007-03-26 | 후지쯔 가부시끼가이샤 | 반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판 |
| JP2005072223A (ja) * | 2003-08-25 | 2005-03-17 | Casio Comput Co Ltd | 半導体装置 |
| JP2005175471A (ja) * | 2003-12-05 | 2005-06-30 | Samsung Electronics Co Ltd | 内部コネクタコンタクトを備えるウェーハレベル電子モジュール及びこの製造方法 |
| WO2010095355A1 (ja) * | 2009-02-20 | 2010-08-26 | 昭和電工株式会社 | 半導体ウェーハのダイシング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1999060618A1 (fr) | 1999-11-25 |
| TW457425B (en) | 2001-10-01 |
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