KR20080051464A - 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법 - Google Patents

메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20080051464A
KR20080051464A KR1020060122589A KR20060122589A KR20080051464A KR 20080051464 A KR20080051464 A KR 20080051464A KR 1020060122589 A KR1020060122589 A KR 1020060122589A KR 20060122589 A KR20060122589 A KR 20060122589A KR 20080051464 A KR20080051464 A KR 20080051464A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
memory device
semiconductor
planar multi
substrate
Prior art date
Application number
KR1020060122589A
Other languages
English (en)
Other versions
KR100843214B1 (ko
Inventor
이종주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060122589A priority Critical patent/KR100843214B1/ko
Priority to US11/951,024 priority patent/US7675181B2/en
Publication of KR20080051464A publication Critical patent/KR20080051464A/ko
Application granted granted Critical
Publication of KR100843214B1 publication Critical patent/KR100843214B1/ko
Priority to US12/689,717 priority patent/US8319351B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

적층된 프로세서와 반도체 메모리소자가 관통전극을 통해 연결된 플래너 멀티 반도체 칩 패키지 및 그 제조방법을 개시한다. 플래너 멀티 반도체 칩 패키지는 기판, 제1반도체 칩 및 제2반도체 칩을 포함한다. 상기 기판은 그의 일면에 제1회로패턴을 구비하고 타면에 제2회로패턴을 구비한다. 상기 제1반도체 칩은 상기 기판상부에 배열되어 mxn (여기서, m, n은 2이상의 정수) 매트릭스형태로 배열되는 다수의 메모리소자를 구비하되, 다수의 메모리소자중 적어도 하나의 제2메모리소자를 적어도 일부는 둘러싸도록 나머지 제1메모리소자들이 배열된다. 상기 제2반도체 칩은 상기 제1반도체 칩상부에 상기 제2메모리소자에 대응하여 적층된다. 상기 제2메모리소자에 다수의 관통전극이 배열되어, 상기 제1반도체 칩과 상기 제2반도체 칩을 상기 기판의 상기 제2회로패턴에 연결시켜 준다.

Description

메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너 멀티 반도체 칩 패키지 및 그 제조방법{Planar multi semiconductor chip with the memory chip connected to processor chip by through electrode and method for fabricating the same}
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 플래너 멀티 반도체 칩 패키지의 단면도이다.
도 2는 도 1의 플래너 멀티 칩 반도체 패키지의 제1반도체 칩의 평면도를 도시한 것이다.
도 3a는 본 발명의 관통전극을 통한 제1반도체 칩과 기판간의 연결관계를 보여주는 플래너 멀티 반도체 칩 패키지에서 단면도이다.
도 3b는 본 발명의 제1반도체 칩과 제2반도체 칩간의 연결관계를 보여주는 플래너 멀티 반도체 칩 패키지에서 단면도이다.
도 3c 및 도 3d는 관통전극을 통한 제2반도체 칩과 기판간의 연결관계를 보여주는 플래너 멀티 반도체 칩 패키지의 단면도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 플래너 멀티 반도체 칩 패키지의 단면도이다.
도 5a는 도 4a의 관통전극을 통한 하부 플래너 멀티 반도체 칩의 제1패드와 제2반도체 칩간의 연결관계를 보여주는 플래너 멀티 반도체 칩 패키지의 단면도이다.
도 5b는 도 4b의 관통전극을 통한 하부 프래너 멀티 반도체 칩의 제1패드와 제2반도체 칩간의 연결관계를 보여주는 플래너 멀티 반도체 칩 패키지의 단면도이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 플래너 멀티 반도체 칩 패키지의 단면도이다.
도 7은 본 발명의 플래너 멀티 칩 반도체 패키지의 제조방법을 설명하기 위한 공정 순서도이다.
도 8은 도 7의 반도체 패키지의 제조공정중 반도체 웨이퍼의 소잉하는 방법을 설명하기 위한 반도체 웨이퍼의 평면도이다.
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너 멀티 반도체 칩 패키지 및 그 제조방법에 관한 것이다.
CPU 또는 MPU 등과 같은 고성능 프로세서는 많은 데이터를 고속으로 라이트하고 리드할 수 있는 메모리 소자, 예를 들어 캐쉬 메모리소자를 필요로 한다. 일반적인 메모리로 DRAM의 경우, 프로세서에서 요구되는 데이터를 시스템 보드상의 배선 등을 경유하여 DRAM 으로부터 리드하거나 또는 DRAM 에 라이트하게 된다. 이런 경우, 데이터 처리속도에 대한 데이터의 라이트/리드에 소요되는 시간의 비가 점점 증가되어 전체적인 시스템/프로세서의 처리속도 저하를 초래하게 된다. 또한, 메모리소자와 프로세서를 위해 넓은 시스템 공간이 필요할 뿐만 아니라 디자인 룰이 증가하고 배선의 길이가 증가하게 된다. 배선의 길이 증가로 데이터 무결성(integrity)을 위한 입출력 파워의 소모가 증가하게 된다. 특히, 프로세서로 CPU가 사용되는 경우에는 별도의 콘트롤러를 경유하여야 하기 때문에 상기 문제점들은 더욱 더 심각해진다.
이러한 문제점을 해결하기 위한 방법의 하나는 프로세서와 메모리 칩을 동일한 패키지 기판상에 적층시켜 배선의 길이를 최소화시켜 주는 것이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 메모리칩의 관통전극을 통해 메모리칩과 프로세서를 연결시켜 고속/고성능의 데이터 처리가 가능한 플래너 멀티 반도체 칩 패키지 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따르면, 플래너 멀티 반도체 칩 패키지를 제공한다. 상기 플래너 멀티 반도체 칩 패키지는 기판, 제1반도체 칩 및 제2반도체 칩을 포함한다. 상기 기판은 그의 일면에 제1회로패턴을 구비하고 타면에 제2회로패턴을 구비한다. 상기 제1반도체 칩은 상기 기판상부에 배열되어 mxn (여기서, m, n은 2이상의 정수) 매트릭스형태로 배열 되는 다수의 메모리소자를 구비하되, 다수의 메모리소자중 적어도 하나의 제2메모리소자를 적어도 일부는 둘러싸도록 나머지 제1메모리소자들이 배열된다. 상기 제2반도체 칩은 상기 제1반도체 칩상부에 상기 제2메모리소자에 대응하여 적층된다. 상기 제2메모리소자에 다수의 관통전극이 배열되어, 상기 제1반도체 칩과 상기 제2반도체 칩을 상기 기판의 상기 제2회로패턴에 연결시켜 준다.
상기 제2메모리 소자들중 적어도 하나는 불량이 발생된 메모리 소자를 포함할 수 있다. 상기 제1반도체 칩과 상기 제2반도체 칩은 직접 또는 접속단자를 통해 페이스 투 페이스 본딩된다. 상기 제1반도체 칩의 상기 제1메모리소자는 DRAM, SRAM 또는 플래쉬 메모리소자를 포함하고, 상기제2반도체 칩은 프로세서를 포함한다.
상기 제1반도체 칩의 상기 제1메모리소자는 다수의 제1패드 및 다수의 제2패드를 구비하고, 상기 다수의 관통전극은 다수의 제1 내지 제3관통전극을 구비한다. 상기 제2패드들은 각각의 제2재배선 라인을 통해 상기 제1관통전극들과 전기적으로 연결되어 외부로부터 전압신호를 상기 기판을 통해 상기 제1반도체 칩으로 제공한다. 상기 제1패드들은 각각의 제1재배선 라인을 통해 상기 제2반도체 칩과 전기적으로 연결되어 상기 제2반도체 칩에서 상기 제1반도체 칩으로의 데이터를 라이트 및 리드한다. 상기 제2반도체 칩은 상기 제2관통전극을 통해 상기 기판과 전기적으로 연결되어 외부로부터 전압신호가 상기 기판을 통해 상기 제2반도체 칩으로 제공된다. 상기 제2반도체 칩은 상기 제3관통전극을 통해 상기 기판과 전기적으로 연결되어 외부로부터 전기적 신호가 상기 기판을 통해 상기 제2반도체 칩으로 제공된 다.
상기 제1반도체 칩의 상기 제1메모리소자에 배열되는 전압인가용 관통전극을 더 포함한다. 상기 전압인가용 관통전극은 상기 기판의 상기 제2회로패턴에 직접 또는 접속단자를 통해 연결한다. 상기 제1반도체 칩은 전압인가용 회로패턴을 더 구비한다. 상기 전압인가용 회로패턴은 상기 기판의 상기 제2회로패턴에 와이어를 통해 연결된다.
상기 제1반도체 칩 및 상기 제2반도체 칩과 상기 기판은 봉지재에 의해 피복되어 보호된다. 상기 제2반도체 칩의 노출된 상면으로는 방열을 위한 히트싱크가 부착된다.
상기 제1반도체 칩은 다수의 플래너 멀티 반도체 칩이 적층되고, 각 플래너 멀티 반도체 칩의 상기 제2메모리소자에 상기 관통전극들이 배열된다. 상측에 배열된 플래너 멀티 반도체 칩의 상기 관통전극들과 하측에 배열된 플래너 멀티 반도체 칩의 상기 관통전극들은 직접 접속되거나 또는 접속단자를 통해 전기적으로 접속된다. 상기 각 플래너 멀티 반도체 칩의 제1반도체 칩의 제1메모리소자는 다수의 제1패드 및 다수의 제2패드와 상기 제1패드 또는 제2패드하부의 상기 제1메모리소자에 배열되는 다수의 연결용 관통전극을 더 구비하며, 상기 연결용 관통전극을 통해 상기 하부 플래너 멀티 반도체 칩과 상기 제2반도체 메모리소자가 전기적으로 접속된다. 또한, 상기 각 플래너 멀티 반도체 칩의 제1반도체 칩의 제1메모리소자는 다수의 제1패드 및 다수의 제2패드를 구비하고 상기 제2메모리소자는 상기 제1패드 또는 제2패드에 연결되는 다수의 연결용 관통전극을 구비하며, 상기 연결용 관통전극 을 통해 상기 하부 플래너 멀티 반도체 칩과 상기 제2반도체 메모리소자가 전기적으로 접속된다.
상기 플래너 멀티 반도체 칩 패키지는 상기 제1반도체 칩의 제1메모리소자들중 적어도 하나에 대응하여 배열되어 상기 기판과 상기 제2반도체 칩에 전기적으로 연결되는 하나이상의 제3반도체 칩을 더 포함한다. 상기 제3반도체 칩은 DRAM, SRAM 또는 플래쉬 메모리소자의 플래너 멀티 반도체 칩을 포함한다. 상기 제3반도체 칩은 재배선 라인에 의해 상기 관통전극들과 연결되어 상기 기판과 전기적으로 접속된다. 상기 제3반도체 칩은 재배선 라인을 통해 상기 제2반도체 칩에 연결되어, 상기 제2반도체 칩으로부터 상기 제3반도체 칩으로의 데이터를 라이트 및 리드한다. 상기 제3반도체 칩에 관통전극이 배열된다. 상기 관통전극은 상기 기판의 상기 제2회로패턴에 직접 연결되거나 또는 접속단자 또는 와이어를 통해 연결된다. 상기 제3반도체 칩은 다수의 멀티 플래너 반도체 칩이 적층된다.
또한, 본 발명은 멀티 플래너 반도체 칩 패키지의 제조방법을 제공한다. 먼저, 제1웨이퍼상에 다수의 메모리소자를 제조하고, 테스트 공정을 수행하여 상기 메모리소자의 불량 여부를 판별한다. 상기 제1웨이퍼의 다수의 메모리소자를 개별 메모리 칩으로 분류하되, 상기 메모리 칩은 상기 메모리소자가 mxn (여기서 m, n은 2이상의 정수) 매트릭스 형태로 배열되고, mxn 메모리소자중 하나이상의 제2메모리소자를 적어도 일부는 둘러싸도록 나머지 제1메모리소자가 배열될 수 있다. 상기 메모리 칩의 상기 제2메모리소자에 다수의 관통홀을 형성하고, 상기 관통홀에 다수의 관통전극을 각각 형성한다. 이어서, 재배선공정을 수행한다. 상기 관통전극과 재배선 공정은 동시에 수행될 수도 있다. 상기 제1웨이퍼를 메모리 칩단위로 소잉하여 제1반도체 칩을 제조한다. 상기 제1반도체 칩은 플래너 멀티 반도체 칩을 포함할 수 있다. 제2웨이퍼상에 다수의 프로세서 소자를 제조하고, 테스트공정을 수행하여 상기 프로세서 소자의 불량 여부를 판별한다. 상기 제2웨이퍼를 개별 프로세서 칩으로 분류하고 소잉하여 제2반도체 칩을 제조한다. 상기 제1반도체 칩을 기판상에 장착하고 상기 제1반도체 칩의 상기 제2메모리소자에 대응하여 상기 제2반도체 칩을 페이스 투 페이스 본딩한다. 상기 제1반도체 칩과 상기 제2반도체 칩이 상기 기판과 상기 관통전극들을 통해 전기적으로 연결되고, 상기 제1반도체 칩과 상기 제2반도체 칩이 전기적으로 연결되도록 본딩한다. 상기 제1반도체 칩, 상기 제2반도체 칩 및 상기 기판을 봉지재 및/또는 히트싱크로 피복한다.
상기 제2메모리소자들중 적어도 하나는 불량이 발생된 메모리소자를 포함할 수 있다. 적어도 하나의 메모리소자를 포함하는 제3반도체 칩을 상기 제1메모리소자에 대응하여 배열하는 단계를 더 포함할 수 있다. 상기 제3반도체 칩은 상기 제1웨이퍼상에 제조된 상기 다수의 메모리소자중 하나이상의 메모리소자를 포함하도록 상기 소잉공정에서 제조되고, 상기 제3반도체 칩은 상기 제2반도체 칩을 상기 제1반도체 칩상에 배열하기 전 또는 후에 상기 제1반도체 칩상에 배열한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 메모리칩과 프로세서칩이 관통전극을 통해 연결된 플래너 멀티 반도체 칩 패키지의 단면도를 도시한 것이다. 도 1a 및 도 1b를 참조하면, 플래너 멀티 반도체 칩 패키지(100a, 100b)는 기판(110), 제1반도체 칩(120) 및 제2반도체 칩(140)을 구비한다. 상기 기판(110)은 인쇄회로기판을 포함할 수 있다. 상기 기판(110)의 일면에 다수의 제1회로 패턴(111)이 배열되고, 상기 기판(110)의 타면에는 다수의 제2회로 패턴(112, 113, 114, 115)이 배열된다. 상기 제1회로 패턴(111)과 상기 제2회로 패턴(112, 113, 114, 115)은 상기 기판(110)에 배열된 회로배선(도면상에는 도시되지 않음)을 통해 전기적으로 연결될 수 있다. 상기 제1회로패턴들(111)에는 각각 외부 접속단자(156)이 배열된다. 상기 외부 접속단자(156)는 솔더 볼을 포함할 수 있다.
상기 제1반도체 칩(120)은 플래너 멀티 반도체 칩을 구비한다. 도 2를 참조하면, 제1반도체 칩(120)은 웨이퍼(220a), 다수의 메모리 소자(220) 및 다수의 관통전극(136, 137, 138)을 구비한다. 상기 웨이퍼(200a)에는 스크라이브 라인(260)에 의해 구획되는 다수의 칩 영역(210, 215)이 mxn (여기서, m, n은 2이상의 정수) 매트릭스 형태로 배열되되, 상기 다수의 칩 영역(210, 201a)중 하나이상의 제2칩 영역(215)에는 다수의 제2 내지 제4관통홀(132, 133, 134)가 형성되고, 상기 제2 내지 제4관통홀들(132, 133, 134)에는 각각 제2 내지 제4관통전극들(136, 137, 138)이 배열된다. 나머지 제1칩 영역(210)에는 각각 메모리 소자들(220)이 배열된다. 상기 메모리소자(220)는 다수의 메모리 셀 어레이(230) 및 패드부(240)를 구비한다.
상기 제1칩 영역(210)과 상기 제2칩 영역(215)은 상기 제2칩 영역(215)에 배열되는 제2 내지 제4관통전극(136, 137, 138)과 메모리소자간의 재배선 길이를 최소화하도록 배열할 수 있다. 제2칩 영역(215)은 상기 제1칩 영역(210)에 의해 둘러싸여지도록 상기 웨이퍼(220a)의 중앙부에 위치할 수 있다. 이때, 상기 제2칩 영역(215)의 적어도 일부를 상기 제1칩 영역(210)이 둘러싸도록 배열될 수 있다. 예를 들어, 칩영역이 3x3 매트릭스로 배열되는 경우, 중앙부에 배열된 하나의 제2칩 영역(215)에 제2 내지 제4관통전극(136, 137, 138)이 배열되고, 8개의 제1칩 영역(210)이 상기 제2칩 영역(215)을 둘러싸도록 배열되어 각각 메모리소자들(220)이 배열될 수 있다. 칩영역이 4x4 매트릭스로 배열되는 경우, 중앙부에 배열된 2x2 개의 제2칩 영역(215)에 제2 내지 제4관통전극(136, 137, 138)이 배열되고, 12개의 제1칩 영역(210)이 상기 제2칩 영역(215)을 둘러싸도록 배열되어 각각 메모리소자들(220)이 배열될 수 있다.
상기 메모리 셀 어레이(230)에는 다수의 메모리 셀(미도시)가 배열되고, 패드부(240)에는 다수의 제1패드(241)와 다수의 제2패드(242)가 배열된다. 상기 제1패드(241)는 제1재배선 라인(251)에 연결되고, 상기 제2패드(242)는 제2재배선라인(252)에 연결된다. 상기 메모리 소자(220)에서 상기 메모리 셀 어레이(230) 및 패드부(240)의 배열구조는 다양하게 변경 가능하다. 상기 메모리소자(220)는 DRAM, SRAM 또는 플래쉬 메모리소자를 포함할 수 있다. 상기 제1반도체 칩(120)에 배열되는 다수의 제2 내지 제4관통전극(136, 137, 138)은 도 2에서 규칙적으로 배열되었으나, 배선라인의 길이를 최소화하기 위하여 불규칙하게 배열될 수도 있다.
상기 제2반도체 칩(140)은 제2 및 제3접속단자(143, 144)를 통해 상기 제1반도체 칩(120)과 페이스 투 페이스(face-to-face) 본딩된다. 배선길이를 최소화하기 위하여, 상기 제2반도체 칩(140)은 상기 제1반도체 칩(120)의 제2칩 영역(215)에 배열된 제2 내지 제4관통 전극(136, 137, 138)에 대응하여 상기 제1반도체 칩(120)상부에 적층된다. 제2반도체 칩(140)은 CPU 또는 MPU 등과 같은 프로세서를 포함할 수 있다. 제1반도체 칩(120)과 제2반도체 칩(140)은 제1접속단자(141)를 통해 전기적으로 연결된다. 상기 제2반도체 칩(140)은 제3 및 제4관통전극(137, 138)을 통해 상기 기판(110)의 제2회로패턴(113, 114)에 각각 전기적으로 연결된다. 상기 제1반도체 칩(120)은 제2관통전극(136)을 통해 상기 기판(110)의 제2회로패턴(112)에 전기적으로 연결된다. 상기 제2 내지 제4관통전극(136, 137, 138)은 상기 기판(110)의 제2회로패턴(112, 113, 114)에 직접 연결되거나 또는 제4 내지 제6접속단자(152, 153, 154)를 통해 연결될 수 있다. 상기 제1 내지 제6접속단자(141, 143, 144, 152-154)는 솔더 볼을 포함할 수 있다. 상기 제2 내지 제4관통전극(136, 137, 138)은 구리를 포함할 수 있다.
상기 제1반도체 칩(120), 제2반도체 칩(140) 및 접속단자들(141, 143, 144, 152-154)은 봉지재(160)에 의해 피복되어 보호된다. 상기 봉지재(160)는 상기 제2반도체 칩(140)의 상면이 노출되도록 피복될 수도 있다. 상기 제2반도체 칩(140)상 부에는 접착제(180)에 의해 히트싱크(170)가 부착될 수 있다. 상기 히트싱크(170)는 CPU 등과 같은 고속/고전력의 프로세서칩인 제2반도체 칩(140)로부터 열을 방출시켜 주기 위한 것으로서, 금속 프레임, 금속 열매개 물질(metal thermal interface material) 또는 히트 파이프 등을 포함할 수 있다.
도 3a 내지 도 3d는 제1반도체 칩(120) 및 제2반도체 칩(140)과 관통전극(136, 137, 138)간의 연결관계를 도시한 단면도이다. 도 3a를 참조하면, 웨이퍼(200a)의 제2칩 영역(215)에 제2관통홀(132)이 형성되고, 상기 제2관통홀(132)에 제2관통전극(136)이 배열된다. 제1칩 영역(210)에 제2패드(242)가 형성된다. 상기 웨이퍼(200a)상에 상기 제2패드(242) 및 상기 제2관통전극(136)의 일부분을 노출시키는 개구부(201a, 201b)를 구비하는 제1절연막(201)이 형성된다. 상기 제1절연막(201)상에 재배선공정을 통해 제2재배선 라인(252)이 형성되어, 상기 개구부(201a, 201b)를 통해 상기 제2패드(242)와 제2관통전극(136)을 전기적으로 연결시켜 준다. 상기 제2재배선 라인(252) 및 제1절연막(201)상에 제2절연막(203)이 형성된다. 외부로부터 전원전압, 예를 들어 VDD 및 접지전압, 예를 들어 VSS가 기판(110), 제2관통전극(136), 제2재배선라인(252)을 통해 상기 제1반도체 칩(120)의 제2패드(242)로 제공된다. 상기 제2관통홀(132)의 내측벽에는 절연막(미도시)이 형성되어, 상기 웨이퍼(200a)와 상기 제2관통전극(136)을 전기적으로 절연시켜 줄 수 있다.
도 3b를 참조하면, 웨이퍼(200a)의 상기 제1칩 영역(210)에 제1패드(241)가 형성된다. 상기 웨이퍼(200a)상에 상기 제1패드(241)의 일부분을 노출시키는 개구 부(201c)를 구비하는 제1절연막(201)이 형성된다. 상기 제1절연막(201)상에 재배선공정을 통해 제1재배선 라인(251)이 형성되되, 상기 개구부(201c)를 통해 상기 제1패드(241)에 연결되어 상기 제2칩 영역(215)까지 연장 배열된다. 상기 제1재배선 라인(251) 및 상기 제1절연막(201)상에 제2절연막(203)이 형성된다. 상기 제2절연막(203)은 상기 제2칩 영역(215)의 상기 제1재배선 라인(251)의 일부분을 노출시켜 주는 개구부(203c)를 구비한다. 상기 개구부(203c)에 의해 노출되는 상기 제1재배선 라인(251)상에 접속단자(141)를 배열하여, 상기 제1패드(241)와 상기 접속단자(141)를 상기 제1재배선 라인(251)을 통해 전기적으로 연결시켜 준다. 따라서, 제2반도체 칩(140)으로부터 상기 제1반도체 칩으로의 기판(110)을 통하지 않고 데이터의 라이트 및 리드가 가능하게 된다.
도 3c를 참조하면, 웨이퍼(200a)의 제2칩 영역(215)에 제3관통홀(133)이 형성되고, 상기 제3관통홀(133)상에 제2관통전극(137)이 배열된다. 상기 제2관통전극(137)의 일부분이 개구부(203d)에 의해 노출되도록 상기 웨이퍼(200a)상에 상기 제1 및 제2절연막(201, 203)이 형성된다. 상기 개구부(203d)에 의해 노출되는 제3관통전극(137)상에 제2접속단자(143)을 배열한다. 외부로부터 프로세서용 전압신호, 예를 들어 전원전압 VDD 및 접지전압 VSS가 상기 기판(110) 및 상기 제3관통전극(137)을 통해 상기 제2반도체 칩(140)으로 제공된다. 상기 제3관통홀(133)내의 측벽에는 절연막(미도시)이 형성되어, 상기 웨이퍼(200a)와 상기 제3관통전극(137)을 전기적으로 절연시켜 줄 수 있다.
도 3d를 참조하면, 웨이퍼(200a)의 제2칩 영역(215)에 제4관통홀(134)이 형 성되고, 상기 제4관통홀(134)상에 제4관통전극(138)이 배열된다. 상기 제4관통전극(138)의 일부분이 개구부(203e)에 의해 노출되도록 상기 웨이퍼(200a)상에 상기 제1 및 제2절연막(201, 203)을 형성한다. 상기 개구부(203e)에 의해 노출되는 상기 제4관통전극(138)상에 제3접속단자(144)을 배열한다. 외부로부터 콘트롤신호 등과 같은 프로세서용 전기적 신호가 상기 기판(110) 및 상기 제4관통전극(138)을 통해 상기 제2반도체 칩(140)으로 제공된다. 상기 제4관통홀(134)내의 측벽에는 절연막(미도시)이 형성되어, 상기 웨이퍼(200a)와 상기 제4관통전극(138)을 전기적으로 절연시켜 줄 수 있다.
다시 도 1a를 참조하면, 상기 제1반도체 칩(120)은 제1관통홀(121)을 더 구비할 수 있다. 상기 제1관통홀(121)은 상기 메모리소자(220)의 패드부(240)에 형성되되, 상기 다수의 제2패드(242)중 하나에 연결되도록 형성될 수 있다. 상기 제1관통홀(121)은 상기 메모리소자(220)의 주변부, 예를 들어 스크라이브 영역에 배열될 수도 있다. 상기 제1관통홀(121)에 제1관통전극(122)이 배열되고, 상기 제1관통전극(122)은 제7접속단자(155)를 통해 상기 기판(110)의 제2회로패턴(115)과 전기적으로 연결될 수 있다. 상기 제1관통전극(122)은 상기 기판(110)의 제2회로패턴(115)과 직접 연결될 수도 있다. 상기 제1관통전극(122)을 통해 외부로부터 상기 제1반도체 칩(120)으로 메모리소자용 전압신호, 예를 들어 전원전압(VDD)와 접지전압(VSS)을 제공할 수 있다. 상기 제7접속단자(155)는 솔더 볼을 포함할 수 있다. 상기 제1관통홀(121)의 내측에는 절연막(미도시)이 형성되어 상기 웨이퍼(200a)와 제1관통전극(122)을 절연시켜 줄 수 있다.
도 1b를 참조하면, 상기 제1반도체 칩(120)은 회로패턴(123)을 더 포함할 수 있다. 상기 회로패턴(123)은 본딩 와이어(125)에 의해 상기 기판(110)의 제2회로패턴(115)과 전기적으로 연결될 수 있다. 상기 본딩 와이어(125)를 통해 외부로부터 상기 제1반도체 칩(120)으로 메모리소자용 전압신호, 예를 들어 전원전압(VDD)와 접지전압(VSS)을 제공할 수 있다.
실시예에서는, 외부로부터 제2관통전극(136)을 통해 제1반도체 칩(120)으로 메모리용 전압신호가 제공되는 것과는 별도로, 제1관통전극(122) 또는 본딩 와이어(125)를 통해 외부로부터 메모리용 전압신호를 추가로 제공하여 줄 수 있다. 따라서, 외부로부터 제2반도체 칩(140)으로 프로세서용 전압신호를 제공하는 제3관통전극(137)과 외부로부터 상기 제1반도체 칩(120)으로 메모리소자용 전압신호를 제공하는 제1관통전극(122) 또는 와이어(125)가 분리 배열되므로, 파워 노이즈의 분리효과를 얻을 수 있다. 또한, 제1반도체 칩(120)상에 제2반도체 칩(140)이 접속단자(141, 143, 144)를 통해 본딩되어 적층되므로, 열팽창계수(CTE, coefficient of thermal expansion) 차이로 인한 스트레스를 감소시킬 수 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 메모리 칩과 프로세서 칩이 관통전극에 의해 연결된 플래너 멀티 반도체 칩 패키지의 단면도를 도시한 것이다. 도 4a 및 도 4b를 참조하면, 플래너 멀티 반도체 칩 패키지(100c, 100d)는 도 1a 및 도 1b의 플래너 멀티 반도체 칩 패키지(100a, 100b)와는 제1반도체 칩(120)이 다수의 반도체 칩이 스택되는 것만이 다르다. 상기 제1반도체 칩(120)은 예를 들어 하부 플래너 멀티 반도체 칩(120a)과 상부 플래너 멀티 반도체 칩(120b)을 구비한 다. 상기 플래너 멀티 반도체 칩 패키지(100c, 100d)에서는 상기 하부 플래너 멀티 반도체 칩(120a)과 상기 제2반도체 칩(140)를 전기적으로 연결시켜 데이터의 라이트 및 리드를 가능하게 하는 관통전극이 더 필요하다. 상기 하부 플래너 멀티 반도체 칩(120a)은 상기 제1메모리소자(220)중 상기 다수의 제2패드(242) 및 다수의 제1패드(241)에 대응하는 상기 제1칩 영역(210)에 각각 관통홀을 더 형성하고 상기 관통홀에 관통전극을 더 배열할 수도 있다.
도 4a과 도 5a를 참조하면, 상기 상부 플래너 멀티 반도체 칩(120b)은 상기 제1메모리소자(220)중 상기 다수의 제1패드(241b)에 대응하는 제1칩 영역(210)에 제5관통홀(123)이 형성되고, 상기 제5관통홀(123)에 제5관통전극(124)이 형성된다. 따라서, 상기 제5관통홀(123)에 배열된 상기 제5관통전극(124)을 통해 상기 하부 플래너 멀티 반도체 칩(120a)과 상기 제2반도체 칩(140)이 전기적으로 연결된다. 즉, 하부 플래너 멀티 반도체 칩(120a)의 상기 제1패드(241a)로부터 상부 플래너 멀티 반도체 칩(120b)의 상기 제5관통전극(124)과 상기 제1패드(241b) 및 상기 제1배선 라인(251)을 통해 상기 제2반도체 칩(140)과의 데이터 라이트 및 리드가 이루어진다. 이 경우, 상부 플래너 멀티 반도체 칩(120a)의 상기 제1패드(241a)에 연결된 상기 제5관통전극(124)은 상기 기판(110)과의 연결되지 않는다. 상기 상부 플래너 멀티 반도체 칩(120b)와 상기 하부 플래너 멀티 반도체 칩(120a)의 제1패드(241b, 241a)가 동시에 제5관통전극(134)을 통해 상기 제2반도체 칩(140)에 연결되므로, 상기 상부 플래너 멀티 반도체 칩(120b)와 상기 하부 플래너 멀티 반도체 칩(120a)의 동작선택을 위한 별도의 선택/제어 핀(미도시)이 사용될 수 있다. 상기 하부 플래너 멀티 반도체 칩(120a)의 제1패드(241a) 하부에도 제5관통홀이 형성되고 제5관통홀에 제5관통전극이 형성될 수 있다.
도 4b 및 도 5b를 참조하면, 상기 하부 및 상부 플래너 멀티 반도체 칩(120a, 120b)의 제2칩 영역(215)에는 상기 제1접속단자(141) 하부에 제6관통홀(131)이 형성되고, 상기 제6관통홀(131)에 상기 제6관통전극(135)이 각각 배열된다. 상기 하부 플래너 멀티 반도체 칩(120a)의 제1패드(241a)와 상기 상부 플래너 멀티 반도체 칩(120b)의 제1패드(241b)가 각각 제1배선라인(251a, 251b)을 통해 상기 제6관통홀(131)에 배열된 제6관통전극(135)에 연결되어 상기 제2반도체 칩(140)에 전기적으로 연결된다. 따라서, 상기 상부 및 하부 플래너 멀티 반도체 칩(120b, 120a)과 상기 제2반도체 칩(140)간의 데이터 라이트 및 리드가 이루어진다. 이 경우, 상기 제1접속단자(141)에 연결된 상기 제6관통전극(135)은 상기 기판(110)과 연결되지 않으며, 상부 플래너 멀티 반도체 칩(120b)와 하부 플래너 멀티 반도체 칩(120a)의 동작선택을 위한 별도의 선택/제어 단자(미도시)가 사용될 수 있다.
상기 하부 및 상부 플래너 멀티 반도체 칩(120a, 120b)의 제2패드(242a, 242a)로의 전압신호도 도 5a 및 도 5b와 같은 방법으로 제공할 수 있다. 하부 및 상부 플래너 멀티 반도체 칩(120a, 120b)은 도 2와 도 3a 내지 도 3d와 기본적으로는 동일한 구조를 갖는다. 상부 플래너 멀티 반도체 칩(120b)과 하부 플래너 멀티 반도체 칩(120a)의 관통전극(136, 137, 138)은 직접 접촉되거나 또는 접속단자들(157) 또는 이방성 도전필름(미도시)을 통해 접속될 수 있다. 상기 하부 및 상부 플래너 멀티 반도체 칩(120a, 120b)에 각각 형성된 관통전극(122)이 직접 콘택되거 나 또는 접속단자나 이방성 도전필름(미도시)을 통해 접속될 수도 있다. 3층 이상의 반도체 칩도 동일한 방법으로 스택 가능하다. 상기 도 5a 및 도 5b에 도시된 연결구조는 다양하게 변경가능하다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너 멀티 반도체 칩 패키지의 단면도를 도시한 것이다. 도 6a 및 도 6b를 참조하면, 플래너 멀티 반도체 패키지 칩(100e, 100f)는 기판(110), 제1반도체 칩(120) 및 제2반도체 칩(170) 및 제3반도체 칩(190)을 구비한다. 상기 기판(110), 제1 및 제2반도체 칩(120, 140)의 구성은 도 1a 및 도 4a의 플래너 멀티 반도체 패키지(100a, 100c)의 구성과 동일하다. 상기 제3반도체 칩(190)은 상기 제1반도체 칩(120)의 제1칩 영역(210)에 대응하여 배열되고, 상기 제2반도체 칩(140)은 상기 제1반도체 칩(120)의 제2칩 영역(215)에 대응하여 배열된다. 상기 제3반도체 칩(190)은 상기 제1반도체 칩(120)과 접속단자(155a, 141a, 152a)를 통해 페이스 투 페이스 본딩된다. 상기 제1반도체 칩(190)이 다수의 제1칩 영역(210)에 배열된 다수의 메모리 소자(220)를 구비하고, 상기 제3반도체 칩(190)은 상기 제1반도체 칩(120)의 메모리소자(220)에 대응하여 배열되는 적어도 하나의 메모리소자를 구비할 수 있다.
제1관통홀(126)에 배열된 제3반도체 칩(190)의 제1관통전극(127)은 접속단자(155a)를 통해 상기 제1반도체 칩(120)의 제1관통전극(122)과 접속단자(155a)를 통해 전기적으로 연결되고, 상기 제1반도체 칩(120)의 제2관통전극(136)은 도 3a와 같은 재배선 공정을 통해 상기 제3반도체 칩(190)의 제2패드(142)에 연결될 수 있 다. 상기 제3반도체 칩(190)과 상기 제2반도체 칩(140)은 도 3b와 같은 재배선공정을 통해 접속단자(141a)를 통해 전기적으로 연결될 수 있다.
상기 제3반도체 칩(190)은 상기 제1반도체 칩(120)과 마찬가지로 하나이상의 플래너 멀티 반도체 칩(190a, 190b)이 적층될 수 있다. 상기 하부 플래너 멀티 반도체 칩(190a)과 상부 플래너 멀티 반도체 칩(190b)은 관통홀(132a)내에 배열된 관통전극(136a)을 통해 전기적으로 접속될 수 있다. 상기 제3반도체 칩(190)의 관통전극(136a)은 도 3d와 같은 재배선공정에 의해 접속단자(152a)를 통해 상기 제1반도체 칩(120)의 관통전극(136)과 전기적으로 연결될 수 있다.
상기 제3반도체 칩(190)은 관통전극(126) 대신에 도 1b와 같이 와이어 본딩에 의해 상기 기판(110)의 제2회로패턴(115)과 전기적으로 연결되어, 외부로부터 상기 기판(110)을 통해 메모리소자용 전압신호가 프로세서용 전압신호와는 분리되어 제공될 수도 있다.
도 7은 도 1a 및 도 1b의 플래너 멀티 반도체 패키지(100a, 100b)를 제조하는 방법을 설명하기 위한 공정 순서도이다. 도 7을 참조하면, 제1웨이퍼(도 7의 200)을 준비하고, 반도체 제조공정을 통해 상기 제1웨이퍼(200)상에 메모리 소자(도 2의 220)를 제조한다(S601). 제2웨이퍼(미도시)를 마련하고, 상기 제2웨이퍼상에 반도체 제조공정을 통해 프로세서 소자를 제조한다(S611). 상기 메모리소자(220)를 테스트하여 불량여부를 판정하고(S603), 상기 프로세서 칩을 테스트하여 불량여부를 판정한다(S613). 상기 메모리소자를 개별 메모리 칩으로 분류한다. 이때, 상기 개별 메모리칩이 적어도 하나의 불량 메모리소자(220a)를 포함하도록 mxn(여기서 m, n 은 2이상) 매트릭스 형태로 분류한다. 상기 개별 메모리 칩중 불량 메모리소자(220a)가 배열되는 제2칩 영역(215)에 예를 들어 사진식각공정을 통해 관통홀(132, 133, 134)을 형성한다. 상기 관통홀(132, 133, 134)에 관통전극(136, 137, 138)을 형성하고, 재배선 공정을 수행한다(S605). 상기 제1웨이퍼(200)를 스크라이브 라인(260)을 따라 상기 메모리 칩 단위로 소잉하여 제1반도체 칩(120)을 제조한다(S606).
도 8을 참조하면, S605 및 S606 단계에서, 상기 제1반도체 칩(120)은 S603 단계에서 판정된 상기 불량 메모리소자(220a)를 적어도 하나를 포함하도록 개별 메모리 칩으로 분류한다. 예를 들어 상기 메모리 칩이 3x3 매트릭스 형태로 배열되는 메모리소자를 갖는다면, 불량 메모리소자(220a)는 중앙부분에 위치하고, 상기 불량 반도체 메모리소자(200a)를 둘러싸도록 정상 메모리소자(220)를 배열할 수도 있다. 도 5a 및 도 5b의 플래너 멀티 반도체 칩 패키지(100e, 100f)를 제조하는 경우에는, S605단계에서 제1반도체 칩(120)을 제외한 나머지 메모리소자(220)를 제3반도체 칩(190)으로 사용할 수 있다. 또한, 상기 제3반도체 칩(190)이 상기 제1반도체 칩(120)의 크기에 따라 하나이상의 메모리소자(200)를 포함하도록 상기 웨이퍼(200)를 소잉할 수 있다.
다시 도 7을 참조하면, 상기 제2웨이퍼를 스크라이브라인을 따라 손잉하여 개별 프로세서 칩으로 분류한다(S616). 따라서, 제2반도체 칩(140)이 제조된다. 상기 제1반도체 칩(120) 및 상기 제2반도체 칩(140)을 상기 기판(110)상에 실장시켜 플래너 멀티 반도체 패키지(100a)를 제조한다(S608). 먼저, 상기 제1반도체 칩(120)의 관통전극(136, 137, 138)이 기판(110)의 제2회로패턴(112, 113, 114)과 접속단자(152, 153, 154)를 통해 각각 전기적으로 접속되도록 상기 기판(110)상에 상기 제1반도체 칩(120)을 실장시킨다. 상기 제2반도체 칩(140)과 상기 제1반도체 칩(120)이 접속단자(141, 143, 144)를 통해 전기적으로 연결되도록 상기 제1반도체 칩(120)의 상기 관통전극(136, 137, 138)에 대응시켜 상기 제2반도체 칩(140)을 배열시킨다. 상기 제1반도체 칩(120), 상기 제2반도체 칩(140) 및 접속단자(141-144, 151-155)를 봉지재(160)로 피복시켜 준다. 상기 제2반도체 칩(140)에 접착제(180)를 통해 히트싱트(170)를 부착시켜 줄 수도 있다.
상기한 바와같은 본 발명의 실시예에 따르면, 반도체 패키지내에 프로세서 칩과 상기 프로세서의 데이터를 저장하기 위한 메모리 칩을 실장시키고 상기 메모리칩내에 관통전극을 배열하여 상기 프로세서 칩과 상기 반도체 칩을 전기적으로 연결시켜 줌으로써, 대역폭(bandwidth)을 확장시키고 고속 데이터 처리가 가능하도록 할 수 있다. 또한, 상기 메모리칩중 불량 메모리셀이 배열된 위치에 관통전극을 형성하여 줌으로써 통상의 제조공정으로 제작된 웨이퍼에서의 메모리 소자의 수율을 보다 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. 그의 일면에 제1회로패턴을 구비하고 타면에 제2회로패턴을 구비하는 기판;
    상기 기판상에 배열되어 mxn (여기서, m, n은 2이상의 정수) 매트릭스형태로 배열되는 다수의 메모리소자를 구비하되, 다수의 메모리소자중 적어도 하나의 제2메모리소자를 적어도 일부는 둘러싸도록 나머지 제1메모리소자들이 배열되는제1반도체 칩;
    상기 제1반도체 칩상부에 상기 제2메모리소자에 대응하여 적층되는 제2반도체 칩; 및
    상기 제2메모리소자에 배열되어 상기 제1반도체 칩과 상기 제2반도체 칩을 상기 기판의 상기 제2회로패턴에 연결시켜 주는 다수의 관통전극을 구비하는 플래너 멀티 반도체 칩 패키지.
  2. 제1항에 있어서, 상기 제2메모리 소자들중 적어도 하나는 불량이 발생된 메모리 소자를 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  3. 제1항에 있어서, 상기 제1반도체 칩과 상기 제2반도체 칩은 직접 또는 접속단자를 통해 페이스 투 페이스 본딩되는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  4. 제1항에 있어서, 상기 제1반도체 칩의 상기 제1메모리소자는 DRAM, SRAM 또는 플래쉬 메모리소자를 포함하고, 상기제2반도체 칩은 프로세서를 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  5. 제1항에 있어서, 상기 제1반도체 칩의 상기 제1메모리소자는 다수의 제1패드 및 다수의 제2패드를 구비하고, 상기 다수의 관통전극은 다수의 제1 내지 제3관통전극을 구비하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  6. 제5항에 있어서, 상기 제1패드들은 각각의 제1재배선 라인을 통해 상기 제1관통전극들과 전기적으로 연결되어 외부로부터 전압신호를 상기 기판을 통해 상기 제1반도체 칩으로 제공하고,
    상기 제2패드들은 각각의 제2재배선 라인을 통해 상기 제2반도체 칩과 전기적으로 연결되어 상기 제2반도체 칩에서 상기 제1반도체 칩으로의 데이터를 라이트 및 리드하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  7. 제5항에 있어서, 상기 제2반도체 칩은 상기 제2관통전극을 통해 상기 기판과 전기적으로 연결되어 외부로부터 전압신호가 상기 기판을 통해 상기 제2반도체 칩으로 제공되고,
    상기 제2반도체 칩은 상기 제3관통전극을 통해 상기 기판과 전기적으로 연결되어 외부로부터 전기적 신호가 상기 기판을 통해 상기 제2반도체 칩으로 제공되는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  8. 제1항에 있어서, 상기 제1반도체 칩의 상기 제1메모리소자에 배열되는 전압신호 인가용 관통전극을 더 포함하며,
    상기 전압인가용 관통전극은 상기 기판의 상기 제2회로패턴에 직접 또는 접속단자를 통해 연결되는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  9. 제1항에 있어서, 상기 제1반도체 칩은 전압인가용 회로패턴을 더 구비하며,
    상기 전압인가용 회로패턴은 상기 기판의 상기 제2회로패턴에 와이어를 통해 연결되는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  10. 제1항에 있어서, 상기 제1반도체 칩 및 상기 제2반도체 칩과 상기 기판을 피복하여 보호하기 위한 봉지재를 더 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  11. 제10항에 있어서, 상기 제2반도체 칩의 상부에 열방출을 위한 히트싱크를 더 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  12. 제1항에 있어서, 상기 상기 제1반도체 칩은 다수의 플래너 멀티 반도체 칩이 적층되고, 각 플래너 멀티 반도체 칩의 상기 제2메모리소자에 상기 관통전극들이 배열되며,
    상측에 배열된 플래너 멀티 반도체 칩의 상기 관통전극들과 하측에 배열된 플래너 멀티 반도체 칩의 상기 관통전극들은 직접 접속되거나 또는 접속단자를 통해 전기적으로 접속되는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  13. 제12항에 있어서, 상기 각 플래너 멀티 반도체 칩의 제1반도체 칩의 제1메모리소자는 다수의 제1패드 및 다수의 제2패드와 상기 제1패드 또는 제2패드하부의 상기 제1메모리소자에 배열되는 연결용 다수의 관통전극을 구비하며,
    상기 연결용 관통전극을 통해 상기 하부 플래너 멀티 반도체 칩과 상기 제2반도체 메모리소자가 전기적으로 접속되는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  14. 제12항에 있어서, 상기 각 플래너 멀티 반도체 칩의 제1반도체 칩의 제1메모리소자는 다수의 제1패드 및 다수의 제2패드를 구비하고, 상기 제2메모리소자는 상기 제1패드 또는 제2패드에 연결되는 연결용 다수의 관통전극을 더 구비하며,
    상기 연결용 관통전극을 통해 상기 하부 플래너 멀티 반도체 칩과 상기 제2반도체 메모리소자가 전기적으로 접속되는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  15. 제1항에 있어서, 상기 제1반도체 칩의 제1메모리소자들중 적어도 하나에 대 응하여 배열되어 상기 기판과 상기 제2반도체 칩에 전기적으로 연결되는 하나이상의 제3반도체 칩을 더 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  16. 제15항에 있어서, 상기 제3반도체 칩은 DRAM, SRAM 또는 플래쉬 메모리소자의 플래너 멀티 반도체 칩을 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  17. 제16항에 있어서, 상기 제3반도체 칩은 재배선 라인에 의해 상기 관통전극들과 연결되어 상기 기판과 전기적으로 접속되는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  18. 제17항에 있어서, 상기 제3반도체 칩은 재배선 라인을 통해 상기 제2반도체 칩에 연결되어, 상기 제2반도체 칩으로부터 상기 제3반도체 칩으로의 데이터를 라이트 및 리드하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  19. 제18항에 있어서, 상기 제3반도체 칩에 배열되는 관통전극을 더 포함하며,
    상기 관통전극은 상기 기판의 상기 제2회로패턴에 직접 연결되거나 또는 접속단자 또는 와이어를 통해 연결되는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  20. 제19항에 있어서, 상기 제3반도체 칩은 다수의 멀티 플래너 반도체 칩이 적층되는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지.
  21. 제1웨이퍼상에 다수의 메모리소자를 제조하는 단계;
    테스트 공정을 수행하여 상기 메모리소자의 불량 여부를 판별하는 단계;
    상기 제1웨이퍼를 개별 메모리칩으로 분류하되, 상기 제1반도체 칩은 상기 메모리소자가 mxn (여기서 m, n은 2이상의 정수) 매트릭스 형태로 배열되고, mxm 메모리소자중 하나이상의 제2메모리소자를 적어도 일부는 나머지 제1메모리소자가 둘러싸도록 배열하는 단계;
    상기 제1반도체 칩의 상기 제2메모리소자에 다수의 관통홀을 형성하고, 상기 관통홀에 다수의 관통전극을 각각 형성하고 재배선하는 단계;
    제2웨이퍼상에 다수의 프로세서 소자를 제조하는 단계;
    테스트공정을 수행하여 상기 프로세서 소자의 불량 여부를 판별하는 단계;
    상기 제2웨이퍼를 소잉하여 개별 프로세서 칩으로 분류하여 제2반도체 칩을 제조하는 단계;
    상기 제1반도체 칩을 기판상에 장착하고 상기 제1반도체 칩의 상기 제2메모리소자에 대응하여 상기 제2반도체 칩을 페이스 투 페이스 본딩하되, 상기 제1반도체 칩과 상기 제2반도체 칩이 상기 기판과 상기 관통전극들을 통해 전기적으로 연결되고, 상기 제1반도체 칩과 상기 제2반도체 칩이 전기적으로 연결되도록 하는 단 계; 및
    상기 제1반도체 칩, 상기 제2반도체 칩 및 상기 기판을 봉지재로 피복하는 단계를 포함하는 플래너 멀티 반도체 칩 패키지의 제조방법.
  22. 제21항에 있어서, 상기 제2메모리소자들중 적어도 하나는 불량이 발생된 메모리소자를 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지의 제조방법.
  23. 제21항에 있어서, 상기 제1반도체 칩은 DRAM, SRAM 또는 플래쉬 메모리소자의 플래너 멀티 반도체 칩을 포함하고, 상기 제2반도체 칩은 프로세서를 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지의 제조방법.
  24. 제21항에 있어서, 적어도 하나의 메모리소자를 포함하는 제3반도체 칩을 상기 제1메모리소자에 대응하여 배열하는 단계를 더 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지의 제조방법.
  25. 제24항에 있어서, 상기 제3반도체 칩은 상기 제1웨이퍼상에 제조된 상기 다수의 메모리소자중 하나이상의 메모리소자를 포함하도록 상기 소잉공정에서 제조되고, 상기 제3반도체 칩은 상기 제2반도체 칩을 상기 제1반도체 칩상에 배열하기 전 또는 후에 상기 제1반도체 칩상에 배열하는 것을 특징으로 하는 플래너 멀티 반도 체 칩 패키지의 제조방법.
  26. 제25항에 있어서, 제3반도체 칩은 DRAM, SRAM 또는 플래쉬 메모리소자의 플래너 멀티 반도체 칩을 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지의 제조방법.
  27. 제21항에 있어서, 봉지재로 피복하는 단계 다음에, 상기 제2반도체 칩 상부에 열방출용 히트싱크를 부착하는 단계를 더 포함하는 플래너 멀티 반도체 칩 패키지의 제조방법.
KR1020060122589A 2006-12-05 2006-12-05 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법 KR100843214B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060122589A KR100843214B1 (ko) 2006-12-05 2006-12-05 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
US11/951,024 US7675181B2 (en) 2006-12-05 2007-12-05 Planar multi semiconductor chip package and method of manufacturing the same
US12/689,717 US8319351B2 (en) 2006-12-05 2010-01-19 Planar multi semiconductor chip package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060122589A KR100843214B1 (ko) 2006-12-05 2006-12-05 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20080051464A true KR20080051464A (ko) 2008-06-11
KR100843214B1 KR100843214B1 (ko) 2008-07-02

Family

ID=39732485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060122589A KR100843214B1 (ko) 2006-12-05 2006-12-05 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법

Country Status (2)

Country Link
US (2) US7675181B2 (ko)
KR (1) KR100843214B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130083932A (ko) * 2010-12-22 2013-07-23 인텔 코포레이션 내장된 적층형 관통 실리콘 비아 다이를 가진 기판
WO2014010868A1 (ko) * 2012-07-11 2014-01-16 (주)실리콘화일 유기발광다이오드 표시패널의 색채불균일 현상 개선 장치

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100042021A (ko) * 2008-10-15 2010-04-23 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US9230898B2 (en) * 2009-08-17 2016-01-05 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
JP2011082450A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
KR101078740B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
US8796863B2 (en) 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
WO2011107612A1 (en) * 2010-03-05 2011-09-09 Imec Customizable interconnections between electronic circuits
US8174108B2 (en) * 2010-03-24 2012-05-08 Avago Technologies Enterprise IP (Singapore) Pte. Ltd. Method for facilitating the stacking of integrated circuits having different areas and an integrated circuit package constructed by the method
US8384507B2 (en) * 2010-06-01 2013-02-26 Qualcomm Incorporated Through via inductor or transformer in a high-resistance substrate with programmability
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
KR20120053332A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR101715761B1 (ko) 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20130007371A (ko) * 2011-07-01 2013-01-18 삼성전자주식회사 반도체 패키지
US8552567B2 (en) * 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
TW201310596A (zh) * 2011-08-25 2013-03-01 Novatek Microelectronics Corp 堆疊式晶片封裝及其製造方法
US9343430B2 (en) * 2011-09-02 2016-05-17 Maxim Integrated Products, Inc. Stacked wafer-level package device
US10096535B2 (en) 2011-12-21 2018-10-09 Intel Corporation Packaged semiconductor die and CTE-engineering die pair
KR20130084893A (ko) * 2012-01-18 2013-07-26 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
KR101916088B1 (ko) * 2012-04-02 2018-11-07 삼성전자주식회사 반도체 패키지
US9391047B2 (en) 2012-04-20 2016-07-12 International Business Machines Corporation 3-D stacked and aligned processors forming a logical processor with power modes controlled by respective set of configuration parameters
US9569402B2 (en) 2012-04-20 2017-02-14 International Business Machines Corporation 3-D stacked multiprocessor structure with vertically aligned identical layout operating processors in independent mode or in sharing mode running faster components
US9471535B2 (en) 2012-04-20 2016-10-18 International Business Machines Corporation 3-D stacked multiprocessor structures and methods for multimodal operation of same
US20130320565A1 (en) * 2012-05-31 2013-12-05 Broadcom Corporation Interposer Die for Semiconductor Packaging
US8799710B2 (en) 2012-06-28 2014-08-05 International Business Machines Corporation 3-D stacked multiprocessor structures and methods to enable reliable operation of processors at speeds above specified limits
US9257152B2 (en) 2012-11-09 2016-02-09 Globalfoundries Inc. Memory architectures having wiring structures that enable different access patterns in multiple dimensions
US9195630B2 (en) 2013-03-13 2015-11-24 International Business Machines Corporation Three-dimensional computer processor systems having multiple local power and cooling layers and a global interconnection structure
KR101473093B1 (ko) 2013-03-22 2014-12-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9123686B2 (en) 2013-04-12 2015-09-01 Western Digital Technologies, Inc. Thermal management for solid-state drive
US9383411B2 (en) 2013-06-26 2016-07-05 International Business Machines Corporation Three-dimensional processing system having at least one layer with circuitry dedicated to scan testing and system state checkpointing of other system layers
US9336144B2 (en) 2013-07-25 2016-05-10 Globalfoundries Inc. Three-dimensional processing system having multiple caches that can be partitioned, conjoined, and managed according to more than one set of rules and/or configurations
US20150091154A1 (en) * 2013-09-30 2015-04-02 Macrotech Technology Inc. Substrateless packages with scribe disposed on heat spreader
US9389876B2 (en) 2013-10-24 2016-07-12 International Business Machines Corporation Three-dimensional processing system having independent calibration and statistical collection layer
US9396300B2 (en) 2014-01-16 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices, packaged semiconductor devices, and design methods thereof
US9666539B1 (en) * 2015-12-03 2017-05-30 International Business Machines Corporation Packaging for high speed chip to chip communication
US20180122777A1 (en) * 2016-10-31 2018-05-03 Raytheon Company Hybrid micro-circuit device with stacked chip components
US11276667B2 (en) * 2016-12-31 2022-03-15 Intel Corporation Heat removal between top and bottom die interface
KR102537444B1 (ko) * 2018-05-31 2023-05-30 삼성디스플레이 주식회사 디스플레이 장치
CN109148415B (zh) * 2018-08-28 2020-08-25 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
JP7251951B2 (ja) * 2018-11-13 2023-04-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760478A (en) * 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits
JP3099802B2 (ja) * 1998-04-09 2000-10-16 日本電気株式会社 半導体記憶装置
JPH11330257A (ja) 1998-05-19 1999-11-30 Tif:Kk 半導体装置およびその製造方法
US6392304B1 (en) * 1998-11-12 2002-05-21 United Memories, Inc. Multi-chip memory apparatus and associated method
JP3750444B2 (ja) * 1999-10-22 2006-03-01 セイコーエプソン株式会社 半導体装置の製造方法
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4379102B2 (ja) 2003-12-12 2009-12-09 セイコーエプソン株式会社 半導体装置の製造方法
JP4587676B2 (ja) 2004-01-29 2010-11-24 ルネサスエレクトロニクス株式会社 チップ積層構成の３次元半導体装置
JP3918818B2 (ja) * 2004-02-16 2007-05-23 ソニー株式会社 半導体装置
KR100575591B1 (ko) * 2004-07-27 2006-05-03 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법
US20060038272A1 (en) * 2004-08-17 2006-02-23 Texas Instruments Incorporated Stacked wafer scale package
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130083932A (ko) * 2010-12-22 2013-07-23 인텔 코포레이션 내장된 적층형 관통 실리콘 비아 다이를 가진 기판
US10461032B2 (en) 2010-12-22 2019-10-29 Intel Corporation Substrate with embedded stacked through-silicon via die
US11107766B2 (en) 2010-12-22 2021-08-31 Intel Corporation Substrate with embedded stacked through-silicon via die
WO2014010868A1 (ko) * 2012-07-11 2014-01-16 (주)실리콘화일 유기발광다이오드 표시패널의 색채불균일 현상 개선 장치

Also Published As

Publication number Publication date
US7675181B2 (en) 2010-03-09
US8319351B2 (en) 2012-11-27
US20100117215A1 (en) 2010-05-13
KR100843214B1 (ko) 2008-07-02
US20080211081A1 (en) 2008-09-04

Similar Documents

Publication Publication Date Title
KR100843214B1 (ko) 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
KR100843213B1 (ko) 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
KR100843137B1 (ko) 반도체 소자 패키지
KR100690922B1 (ko) 반도체 소자 패키지
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US7098542B1 (en) Multi-chip configuration to connect flip-chips to flip-chips
US8698299B2 (en) Semiconductor device with wiring substrate including lower conductive pads and testing conductive pads
KR100564585B1 (ko) 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
KR100800473B1 (ko) 재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지
US8202764B2 (en) Method of manufacturing semiconductor package
US8421202B2 (en) Integrated circuit packaging system with flex tape and method of manufacture thereof
US20210249382A1 (en) Semiconductor package and method of manufacturing semiconductor package
KR20190125887A (ko) 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지
KR100702970B1 (ko) 이원 접속 방식을 가지는 반도체 패키지 및 그 제조 방법
US20160307878A1 (en) Reconstituted wafer-level package dram
KR20120015592A (ko) 리드 프레임 및 이를 갖는 반도체 패키지
US20060202317A1 (en) Method for MCP packaging for balanced performance
US7868439B2 (en) Chip package and substrate thereof
KR100574954B1 (ko) 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지
KR20200143885A (ko) 서포팅 기판을 포함한 스택 패키지
KR20210008780A (ko) 브리지 다이를 포함한 반도체 패키지
US6924557B2 (en) Semiconductor package
JP4388989B2 (ja) 半導体チップマウント封止サブ基板
KR20090084185A (ko) 적층 웨이퍼 레벨 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 12