KR101473093B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 기판으로 반도체 팹 공정에서 웨이퍼 상에 구현된 패턴층을 이용하므로, 소형화 및 집적도를 향상하는데 있다.
이를 위해 본 발명은 다수의 관통전극 및 다수의 제1도전성 필러를 구비하도록 제1반도체 다이를 준비하고, 제1반도체 다이의 제1도전성 필러가 웨이퍼에 구비된 패턴층에 접속되도록 제1반도체 다이를 패턴층에 안착시키고, 패턴층과 제1반도체 다이를 덮도록 제1인캡슐란트를 형성하고, 제2반도체 다이에 구비된 제2도전성 필러를, 제1반도체 다이의 제2면으로 노출된 다수의 관통전극과 전기적으로 접속시킨 후에, 패턴층에서 웨이퍼를 제거하는 반도체 디바이스 및 그 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 디바이스는 웨이퍼(Wafer)를 가공하여 웨이퍼 상에 집적 회로(IC: Integrated Circuit)를 형성하여 제조되는 반도체 다이(Semiconductor die)를 포함하여 이루어진다. 이와 같은 반도체 디바이스는 반도체 다이가 리드프레임 또는 인쇄회로기판 등의 기판(Substrate)에 실장되는 구조를 통하여 완성된다.
일반적으로 반도체 패키지 공정에서 구현 가능한 기판의 두께는 200 내지 300㎛ 중 어느 하나의 두께를 가진다. 또한 반도체 패키지에 이용되는 기판은 기판의 상면과 하면 사이에 전기적 접속이 가능하도록 다수의 관통 전극(Through Silicon Via)이 형성되어야 한다. 그러나 기판 내에 포함되는 도전성 패턴 및 관통 전극의 선폭은 10 내지 20㎛ 중 어느 하나의 선폭을 갖는다. 이와 같은 반도체 패키지에서 구현 가능한 도전성 패턴의 두께 및 패턴의 두께는 웨이퍼에 패턴을 형성하는 반도체 팹(FAB)공정에 비해서 상당히 커서, 도전성 패턴 형성 비용이 고가일 뿐만 아니라, 두께가 두꺼워지는 문제가 있다.
공개특허 10-2012-0030769(2012. 09. 20)
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 기판으로 반도체 팹 공정에서 웨이퍼 상에 구현된 패턴층을 이용하므로, 소형화 및 집적도를 향상시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 디바이스의 제조 방법은 다수의 관통전극 및 다수의 제1도전성 필러를 구비하도록 제1반도체 다이를 준비하는 제1반도체 다이 준비 단계와, 상기 제1도전성 필러를 웨이퍼에 구비된 패턴층에 접속시키는 제1반도체 다이 안착 단계와, 상기 패턴층과 상기 제1반도체 다이를 덮도록 제1인캡슐란트를 형성하는 제1인캡슐란트 형성 단계와, 제2반도체 다이에 구비된 제2도전성 필러를, 상기 제1반도체 다이의 제2면으로 노출된 다수의 관통전극과 전기적으로 접속시키는 제2반도체 다이 안착 단계 및, 상기 패턴층의 제1면에서 상기 웨이퍼를 제거하는 웨이퍼 제거 단계를 포함할 수 있다.
상기 웨이퍼 제거 단계에서는 상기 패턴층만 남도록 상기 웨이퍼를 그라인딩 및 에칭하여 제거할 수 있다.
상기 웨이퍼 제거 단계에서 상기 웨이퍼 제거 후 남은 상기 패턴층의 제1면과, 제1면의 반대면인 제2면 사이의 두께는 1 내지 10㎛중 어느 하나의 두께를 가질 수 있다.
상기 제1반도체 다이 준비 단계에서는 상기 제1반도체 다이의 제1면으로 노출된 다수의 관통전극과 각각 접속되도록, 상기 제1반도체 다이의 제1면에 다수의 제1도전성 필러가 형성될 수 있다.
상기 제1반도체 다이 안착 단계이후에는 상기 제1도전성 필러가 형성된 상기 제1반도체 다이의 제1면과, 상기 패턴층 사이에 제1언더필을 충진하는 제1언더필 충진 단계를 더 포함할 수 있다.
상기 제2반도체 다이 안착 단계 이전에는 상기 제1반도체 다이의 제2면 및 상기 제1인캡슐란트를 그라인딩하여, 상기 제1반도체 다이의 제2면으로 상기 관통전극을 노출시키는 그라인딩 단계 및, 상기 관통전극과 접속되도록 상기 제1반도체 다이의 제2면에 도전성 패드를 형성하는 도전성 패드 형성 단계를 더 포함할 수 있다.
상기 제2반도체 다이 안착 단계에서는 상기 제2반도체 다이의 제2도전성 필러를 상기 도전성 패드와 접속시킬 수 있다.
상기 제2반도체 다이 안착 단계 이후에는 상기 제2도전성 필러가 형성된 상기 제2반도체 다이의 제1면과, 상기 제1반도체 다이 사이에 제2언더필을 충진하는 제2언더필 충진 단계를 더 포함할 수 있다.
상기 웨이퍼 제거 단계이후에는 상기 패턴층의 제1면에 도전성 부재인 솔더볼을 형성하는 도전성 부재 형성 단계를 더 포함할 수 있다.
상기 도전성 부재 형성 단계 이후에는 상기 패턴층의 제1면을 덮고, 상기 솔더볼이 외부로 돌출되도록 제3인캡슐란트를 형성하는 제3인캡슐란트 형성 단계를 더 포함할 수 있다.
상기 웨이퍼 제거 단계에서는 상기 패턴층의 제1면에서 상기 웨이퍼를 제거하여, 상기 패턴층의 제1면에 형성된 랜드를 외부로 돌출시킬 수 있다.
상기 웨이퍼 제거 단계 이후에는, 상기 패턴층의 제1면을 덮고, 상기 랜드가 외부로 노출되도록 제3인캡슐란트를 형성하는 제3인캡슐란트 형성 단계를 더 포함할 수 있다.
상기 제3인캡슐란트 형성 단계이후에는 상기 제3인캡슐란트의 외부로 노출된 랜드에 도전성 부재인 솔더볼을 형성하는 도전성 부재 형성 단계를 더 포함할 수 있다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체 디바이스는 제1면과 상기 제1면의 반대면인 제2면을 갖는 패턴층과, 제1면과 상기 제1면의 반대면인 제2면 사이를 관통하는 다수의 관통 전극을 포함하고, 상기 패턴층의 제2면에 상기 제1면으로 노출된 관통전극이 전기적으로 접속된 제1반도체 다이와, 상기 패턴층 및 상기 제1반도체 다이를 인캡슐레이션하되, 상기 제1반도체 다이의 제2면을 외부로 노출시키는 제1인캡슐란트와, 상기 제1반도체 다이의 제2면으로 노출된 관통전극과 전기적으로 접속된 제2반도체 다이 및, 상기 패턴층의 제1면에 전기적으로 접속된 도전성 부재를 포함할 수 있다.
상기 패턴층은 상기 제1면과 상기 제2면 사이의 두께가 1 내지 10㎛중 어느 하나의 두께를 가질 수 있다.
상기 패턴층은 다수의 도전성 패턴과, 상기 다수의 도전성 패턴을 전기적으로 분리하기 위한 유전층을 포함할 수 있다.
상기 다수의 도전성 패턴의 선폭은 0.1 내지 20㎛중 어느 하나의 폭을 가질 수 있다.
상기 제1반도체 다이는 상기 제1반도체 다이의 제1면으로 노출된 관통 전극과 접속된 제1도전성 필러를 더 포함할 수 있다.
상기 제2반도체 다이는 제1면에 형성된 제2도전성 필러를 더 포함하며, 상기 제2도전성 필러는 상기 제1반도체 다이의 제2면으로 노출된 관통전극과 접속될 수 있다.
상기 제2반도체 다이를 인캡슐레이션하는 제2인캡슐란트를 더 포함할 수 있다.
상기 제2인캡슐란트는 상기 제2반도체 다이의 제2면을 외부로 노출 시킬 수 있다.
상기 제2인캡슐란트를 통해 외부로 노출된 상기 제2반도체 다이의 제2면에 부착된 커버를 더 포함할 수 있다.
상기 제2반도체 다이를 덮도록 상기 제1인캡슐란트 및 상기 제2반도체 다이의 제2면에 부착된 커버를 더 포함할 수 있다.
상기 패턴층과 상기 도전성 부재 사이에 개재되며, 제1면과 제1면의 반대면인 제2면 사이를 관통하는 다수의 관통 전극을 갖는 웨이퍼를 더 포함할 수 있다.
상기 도전성 부재는 상기 패턴층의 제1면에서 돌출되도록 형성된 도전성 금속인 랜드일 수 있다.
상기 패턴층의 제1면을 인캡슐레이션하되, 상기 랜드를 외부로 노출시키는 제3인캡슐란트를 더 포함할 수 있다.
상기 제3인캡슐란트를 통해 외부로 노출된 상기 랜드에 접속된 솔더볼을 더 포함할 수 있다.
상기 도전성 부재는 볼 형상의 솔더볼일 수 있다.
상기 패턴층의 제1면을 인캡슐레이션하되, 상기 솔더볼을 외부로 노출시키는 제3인캡슐란트를 더 포함할 수 있다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체 디바이스는 제1면과 상기 제1면의 반대면인 제2면을 갖는 패턴층과, 상기 패턴층의 제2면에 접속된 제1면과, 상기 제1면의 반대면인 제2면을 갖는 제1반도체 다이와, 상기 패턴층의 제2면에 접속된 제1면과, 상기 제1면의 반대면인 제2면을 갖는 제2반도체 다이와, 상기 패턴층, 상기 제1반도체 다이 및 상기 제2반도체 다이를 인캡슐레이션하되, 상기 제1반도체 다이의 제2면과 상기 제2반도체 다이의 제2면을 외부로 노출시키는 제1인캡슐란트 및, 상기 패턴층의 제1면에 전기적으로 접속된 도전성 부재를 포함할 수 있다.
상기 패턴층은 상기 제1면과 상기 제2면 사이의 두께는 1 내지 10㎛중 어느 하나의 두께를 가질 수 있다.
상기 패턴층은 다수의 도전성 패턴과, 상기 다수의 도전성 패턴을 전기적으로 분리하기 위한 유전층을 포함할 수 있다.
상기 다수의 도전성 패턴의 선폭은 0.1 내지 20㎛중 어느 하나의 폭을 가질 수 있다.
상기 제1반도체 다이는 상기 제1반도체 다이의 제1면에 형성된 제1도전성 필러를 더 포함하며, 상기 제1도전성 필러는 상기 패턴층의 도전성 패턴과 접속될 수 있다.
상기 제2반도체 다이는 상기 제2반도체 다이의 제1면에 형성된 제2도전성 필러를 더 포함하며, 상기 제2도전성 필러는 상기 패턴층의 도전성 패턴과 접속되어, 상기 도전성 패턴을 통해 상기 제1반도체 다이와 전기적으로 연결될 수 있다.
상기 도전성 부재는 볼 형상의 솔더볼일 수 있다.
상기 제1반도체 다이의 제1면 및 상기 제2반도체 다이의 제2면을 덮도록 각각 부착된 커버를 더 포함할 수 있다.
본 발명에 의한 반도체 디바이스 및 그 제조 방법은 판으로 반도체 팹 공정에서 웨이퍼 상에 구현된 패턴층을 이용하므로, 소형화 및 집적도를 향상 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 3a 내지 도 3j는 도 2에 도시된 반도체 디바이스의 제조 방법을 설명하기 위한 반도체 디바이스의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 11은 도 10에 도시된 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 12a 내지 도 12i는 도 11에 도시된 반도체 디바이스의 제조 방법을 설명하기 위한 반도체 디바이스의 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결(electrically coupled)되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 1에서 도시된 바와 같이 반도체 디바이스(100)는 패턴층(110), 다수의 관통 전극(121)과 제1도전성 필러(122)가 형성된 제1반도체 다이(120), 제1반도체 다이(120)를 감싸는 제1인캡슐란트(130), 제2도전성 필러(141)가 형성된 제2반도체 다이(140) 및 패턴층(110)에 형성된 도전성 부재(150)를 포함한다.
상기 패턴층(110)은 도전성 패턴(111)과 유전층(112)을 포함한다. 상기 도전성 패턴(111)은 유전층(112)에 의해서 전기적으로 보호된다. 상기 도전성 패턴(111)은 다층 구조로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 패턴(111)은 패턴층(110)의 제1면(110a)과 제2면(110b)을 통하여 외부로 노출된다. 상기 패턴층(110)의 제1면(110a)과 제2면(110b)을 통하여 외부로 노출된 도전성 패턴(111)은 추후 범핑이 용이하게 이루어지도록 상대적으로 폭이 크게 형성될 수 있다. 이와 같이 상대적으로 폭이 크게 형성된 부분을 도전성 패드로 정의할 수도 있다.
상기 패턴층(110)의 제1면(110a)로 노출된 도전성 패턴(111)은 도전성 부재(150)와 접속되며, 제2면(110b)으로 노출된 도전성 패턴(111)은 제1반도체 다이(120)의 제1도전성 필러(122)와 접속된다. 상기 패턴층(110)은 제1면(110a)이 하면이고, 제2면(110b)이 상면일 수 있으며, 제1면(110a)과 제2면(110b)을 연결하는 면이 측면일 수 있다.
상기 패턴층(110)은 반도체 팹(FAB)공정에서 웨이퍼(Wafer)상에 구현될 수 있다. 이와 같이 반도체 팹 공정에서 구현된 패턴층(110)의 제1면(110a)과 제2면(110b) 사이의 거리인 두께(110c)는 1 내지 10㎛ 중 어느 하나의 두께로 형성될 수 있고, 도전성 패턴(111)은 0.1 내지 20㎛중 어느 하나의 선폭을 갖도록 형성될 수 있다. 주지된 바와 같이 패키지 공정에서 구현되는 선폭은 반도체 팹 공정에서 구현되는 선폭보다 상당히 크다. 즉, 패턴층(110)의 두께 감소로 인해 반도체 디바이스(100)의 크기를 감소시킬 수 있으며, 도전성 패턴(111)을 미세하게 형성 가능하므로 집적도 향상 및 소형화가 가능하다.
상기 제1반도체 다이(120)는 대략 평평한 제1면(120a)과, 제1면(120a)의 반대면인 제2면(120b)을 갖는 판 형상이다. 상기 제1반도체 다이(120)의 제1면(120a)은 패턴층(110)의 제2면(110b)과 대향한다. 상기 제1반도체 다이(120)는 제1면(120a)과 제2면(120b) 사이를 관통하는 다수의 관통 전극(121)을 포함한다. 또한 제1반도체 다이(120)는 제1면(120a)으로 노출된 관통 전극(121)에 접속되도록, 제1면(120a)에 형성된 다수의 제1도전성 필러(122)를 포함한다. 또한 제1반도체 다이(120)는 제2면(120b)으로 노출된 관통 전극(121)에 접속되도록, 제2면(120b)에 형성된 다수의 도전성 패드(123)를 포함한다. 상기 관통 전극(121)은 제1반도체 다이(120)의 제1면(120a)에 형성된 제1도전성 필러(122)와, 제1반도체 다이(120)의 제2면(120b)에 형성된 도전성 패드(123)를 전기적으로 연결한다. 상기 제1도전성 필러(122)는 패턴층(110)의 도전성 패턴(111)과 접속되며, 접속이 용이하도록 단부에 형성된 솔더캡(122a)을 포함할 수 있다. 상기 도전성 패드(123)는 제2반도체 다이(140)의 제2도전성 필러(141)와 접속된다.
상기 제1반도체 다이(120)와 패턴층(110) 사이에는 제1언더필(124)이 충진될 수 있다. 상기 제1언더필(124)은 제1반도체 다이(120)와 패턴층(110) 사이의 물리적 및 기구적 결합력을 향상시킬 뿐만 아니라, 제1반도체 다이(120)와 패턴층(110)의 열팽창 계수의 차이로 인해 발생된 응력 때문에 분리되는 것을 방지한다.
상기 제1반도체 다이(120)는 통상의 실리콘 반도체, 화합물 반도체 그 등가물일 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.
상기 제1인캡슐란트(130)는 패턴층(110)의 제2면(110b)에 접속된 제1반도체 다이(120)를 감싸서, 제1반도체 다이(120)를 외부 환경으로부터 보호한다. 좀 더 구체적으로, 제1인캡슐란트(130)는 패턴층(110)의 제2면(110b) 및 제1반도체 다이(120)의 표면을 감싼다. 다만, 제1반도체 다이(120)의 제2면(120b)은 제1인캡슐란트(130)로부터 외부로 노출된다.
여기서, 제1인캡슐란트(130)의 측면은 패턴층(110)의 측면과 동일 평면을 이루고, 제1면(130a)은 패턴층(110)의 제2면(110b)과 접촉하며, 제2면(130b)은 제1반도체 다이(120)의 제2면(120b)과 동일 평면을 이룰 수 있다. 상기 제1인캡슐란트(130)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
상기 제2반도체 다이(140)는 대략 평평한 제1면(140a)과, 제1면(140a)의 반대면인 제2면(140b)을 갖는 판 형상이다. 상기 제2반도체 다이(140)의 제1면(140a)은 제1반도체 다이(120)의 제2면(120b)과 대향한다. 상기 제2반도체 다이(140)는 상기 제2반도체 다이(140)는 제1면(140a)에 제1반도체 다이(120)와 전기적으로 접속될 수 있는 제2도전성 필러(141)를 포함한다. 상기 제2도전성 필러(141)는 카파 필러(Copper piller)일 수 있으며, 본 발명에서 상기 재질을 한정하는 것은 아니다.
상기 제2도전성 필러(141)는 제1반도체 다이(120)와 접속된다. 좀 더 구체적으로, 제2도전성 필러(141)는 제1반도체 다이(120)의 도전성 패드(123)와 접속되어, 관통전극(121) 및 제1반도체 다이(120)와 전기적으로 접속된다. 상기 제2도전성 필러(141)는 도전성 패드(123)와의 접속이 용이하도록 단부에 형성된 솔더캡(141a)을 포함할 수 있다. 상기 제2도전성 필러(141)는 제1반도체 다이(110)의 제2면(110b)에 형성된 본드 패드(112)와 전기적으로 접속된다.
상기 제2반도체 다이(140)와 제1반도체 다이(120)에는 제2언더필(142)이 충진될 수 있다. 상기 제2언더필(142)은 제2반도체 다이(140)와 제1반도체 다이(120) 사이의 물리적 및 기구적 결합력을 향상시킬 뿐만 아니라, 제2반도체 다이(140)와 제1반도체 다이(120) 사이를 전기적으로 접속하는 제2도전성 필러(141) 및 도전성 패턴(123)을 전기적으로 보호한다.
상기 도전성 부재(150)는 패턴층(110)에서, 제1반도체 다이(120)가 실장된 면의 반대면인 제1면(110a)에 전기적으로 접속된다. 상기 도전성 부재(150)는 볼 형태의 솔더인, 솔더볼일 수 있다. 상기 도전성 부재(150)는 패턴층(110)의 제1면(110a)로 노출된 도전성 패턴(111)과 전기적으로 접속된다. 이러한 도전성 부재(150)인 솔더볼은 본 발명에 따른 반도체 디바이스(100)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
이와 같은 반도체 디바이스(100)는 서브스트레이트로 반도체 팹(FAB)공정에서 웨이퍼(Wafer)상에 구현된 패턴층을 이용하므로, 소형화 및 집적도를 향상시킬 수 있다.
도 2를 참조하면, 도 1에 도시된 반도체 디바이스의 제조 방법을 도시한 순서도가 도시되어 있다. 도 2에 도시된 바와 같이 반도체 디바이스의 제조 방법은 제1반도체 다이 준비 단계(S1), 제1반도체 다이 안착 단계(S2), 제1언더필 충진 단계(S3), 제1인캡슐란트 형성 단계(S4), 그라인딩 단계(S5), 도전성 패드 형성 단계(S6), 제2반도체 다이 안착 단계(S7), 제2언더필 충진 단계(S8), 웨이퍼 제거 단계(S9) 및 도전성 부재 형성 단계(S10)를 포함한다.
이러한, 도 2의 반도체 디바이스의 제조 방법은 도 3a 내지 도 3j를 참조하여 자세히 설명하고자 한다.
도 3a를 참조하면, 반도체 디바이스의 제조방법에서 제1반도체 다이 준비 단계(S1)에 대한 단면도가 도시되어 있다. 상기 제1반도체 다이 준비 단계(S1)에서는 대략 평평한 제1면(120a)과, 제1면(120a)의 반대면인 제2면(120bx)을 갖으며, 제1면(120a)으로 노출된 다수의 관통 전극(121)과, 제1면(120a)으로 노출된 관통 전극(121)에 접속되도록 다수의 제1도전성 필러(122)를 형성하여, 제1반도체 다이(120x)를 준비한다.
상기 관통 전극(121)은 제1반도체 다이(120x)의 제1면(120a)에서 일정깊이를 갖도록 제1반도체 다이(120x)에 형성되어 있다. 상기 관통 전극(121)은 제1반도체 다이(120x)의 제2면(120bx)으로 노출되지 않는다. 상기 관통 전극(121)은 제1반도체 다이(120x)의 제1면(120a)에 관통홀을 형성하고, 이를 도전성 재질로 충진하여 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 제1도전성 필러(122)는 관통 전극(121)을 형성한 후에, 제1면(120a)으로 노출된 관통 전극(121)과 접속되도록 제1면(120a)에 형성한다. 또한 상기 도전성 필러(122)는 패턴층(110)의 도전성 패턴(111)과 접속되며, 접속이 용이하도록 단부에 솔더캡(122a)이 더 형성될 수 있다.
도 3b를 참조하면, 반도체 디바이스의 제조방법에서 제1반도체 다이 안착 단계(S2)에 대한 단면도가 도시되어 있다. 상기 제1반도체 다이 안착 단계(S2)에서는 패턴층(110)이 형성된 웨이퍼(110x)에, 제1반도체 다이(120)를 안착시킨다. 이때 제1반도체 다이(120)의 제1면(120a)의 제1도전성 필러(122)가 패턴층(110)과 접속된다. 상기 패턴층(110)은 반도체 팹(FAB)공정에 의해서 웨이퍼(110x)상에 구현된다.
상기 패턴층(110)은 도전성 패턴(111)과 유전층(112)을 포함하며, 웨이퍼(110x)상에 0.1 내지 20㎛중 어느 하나의 선폭을 갖도록 다수의 도전성 패턴(111)을 복층으로 형성하고, 복층으로 형성된 다수의 도전성 패턴(111)의 각층 사이의 전기적 분리를 위해서 형성된 유전층(112)을 포함한다.
상기 제1반도체 다이(120)는 제1도전성 필러(122)가 패턴층(110)의 도전성 패턴(111)과 접속되도록, 패턴층(110)의 제2면(110b)에 안착된다. 그리고 반도체 팹(FAB)공정에서 웨이퍼(110x)상에 구현된 도전성 패턴(111)과 유전층(112)으로 이루어진 패턴층(110)의 두께는 1 내지 10㎛ 중 어느 하나의 두께로 형성될 수 있다.
또한 웨이퍼(110x)는 반도체 디바이스(100)의 제조 공정에서, 각 공정을 위한 장비로 제1반도체 다이(120) 및 패턴층(110)을 이동시켜야 할 경우, 고정 및 다이 손상을 방지하기 위한 캐리어로 이용된다. 즉, 반도체 디바이스(100)의 제조 공정은 웨이퍼(110x)를 캐리어로 이용 가능하므로, 공정 장비로 이동을 위한 캐리어를 별도로 구비할 필요가 없으며, 캐리어 접착 및 박리 공정에 의한 손실을 방지할 수 있다.
도 3b를 참조하면, 반도체 디바이스의 제조방법에서 제1언더필 충진 단계(S3)에 대한 단면도가 도시되어 있다. 상기 제1언더필 충진 단계(S3)에서는 제1반도체 다이(120)와 패턴층(110) 사이에 제1언더필(124)을 충진한다. 상기 제1언더필(124)은 서로 대향하는 제1반도체 다이(120)의 제1면(120a)과 패턴층(110)의 제2면(110b)사이에 충진된다. 이때 제1언더필(124)은 제1반도체 다이(120)의 제1도전성 필러(122)를 감싸도록 형성된다.
도 3c를 참조하면, 반도체 디바이스의 제조방법에서 제1인캡슐란트 형성 단계(S4)에 대한 단면도가 도시되어 있다. 상기 제1인캡슐란트 형성 단계(S4)에서는 제1인캡슐란트(130)로 제1반도체 다이(120) 및 패턴층(110)을 인캡슐레이션한다. 상기 제1인캡슐란트(130)는 패턴층(110)의 제2면(110b)에 접속된 제1반도체 다이(120)를 감싸서, 제1반도체 다이(120)를 외부 환경으로부터 보호한다. 좀 더 구체적으로, 제1인캡슐란트(130)는 패턴층(110)의 제2면(110b) 및 제1반도체 다이(120)를 감싸며, 제1반도체 다이(120)의 제2면(120bx)은 제1인캡슐란트(130)로부터 외부로 노출될 수 있다. 상기 제1인캡슐란트(130)의 측면은 패턴층(110)의 측면과 동일 평면을 이루고, 제1면(130a)은 패턴층(110)의 제2면(110b)과 접촉하며, 제2면(130b)은 제1반도체 다이(120x)의 제2면(120bx)과 동일 평면을 이루거나, 제1반도체 다이(120)를 모두 덮을 수 있다.
도 3e를 참조하면, 반도체 디바이스의 제조방법에서 그라인딩 단계(S5)에 대한 단면도가 도시되어 있다. 상기 그라인딩 단계(S5)에서는 제1반도체 다이(120)의 제2면(120b)을 그라인딩하여, 관통 전극(121)을 제1반도체 다이(120)의 제2면(120b)을 노출시킨다. 상기 그라인딩 단계(S5)에서는 제1인캡슐란트(130)의 제2면(130xb)도 제1반도체 다이(120)와 함께 그라인딩 되어, 제1반도체 다이(120)의 제2면(120b)과 제1인캡슐란트(130)의 제2면(130b)은 동일면을 이룬다. 즉, 그라인딩 단계(S5)에서는 제2반도체 다이(140) 및 제1인캡슐란트(130)를 그라인딩하여, 제1반도체 다이(120)의 제2면(120b)을 통해 관통 전극(121)을 외부로 노출시킨다. 상기 그라인딩 방법은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 여기서 그라인딩 방법을 한정하는 것은 아니다.
도 3f를 참조하면, 반도체 디바이스의 제조방법에서 도전성 패드 형성 단계(S6)에 대한 단면도가 도시되어 있다. 상기 도전성 패드 형성 단계(S6)에서는 제1반도체 다이(120)의 제2면(120b)을 통해 노출된 관통 전극(121)과 전기적으로 접속되도록, 제1반도체 다이(120)의 제2면(120b)에 도전성 패드(123)를 형성한다. 상기 도전성 패드(123)는 니켈(Ni), 금(Au) 또는 이에 등가 하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 본드 패드(123)는 스퍼터링, 진공 증착, 또는 포토 리소그래피(Photo Lithography) 공법 등으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 3g를 참조하면, 반도체 디바이스의 제조방법에서 제2반도체 다이 안착 단계(S7)에 대한 단면도가 도시되어 있다. 상기 제2반도체 다이 안착 단계(S7)에서는 제2도전성 필러(141)를 구비하는 제2반도체 다이(140)를 제1반도체 다이(120)의 제2면(120b)에 안착시킨다. 이때 제2반도체 다이(140)의 제1면(140a)에 형성된 제2도전성 필러(141)는 제1반도체 다이(120)의 제2면(120b)에 형성된 도전성 패드(123)와 전기적으로 접속된다. 이때 제2반도체 다이(120)의 제1면(120a)은 제1반도체 다이(120)의 제2면(120b)과 서로 대향한다. 상기 제2반도체 다이(140)의 제2도전성 필러(141)는 도전성 패드(123)와 접속이 용이하도록, 단부에 솔더캡(141a)이 형성될 수 있다.
도 3h를 참조하면, 반도체 디바이스의 제조방법에서 제2언더필 충진 단계(S8)에 대한 단면도가 도시되어 있다. 상기 제2언더필 충진 단계(S8)에서는 제2반도체 다이(140)와 제1반도체 다이(120) 사이에 제2언더필(142)을 충진한다. 상기 제2언더필(142)은 서로 대향하는 제2반도체 다이(140)의 제1면(140a)과 제2반도체 다이(140)의 제2면(140b) 사이에 충진된다. 이때 제2언더필(142)은 제2반도체 다이(140)의 제2도전성 필러(141)를 감싸도록 형성된다.
도 3i를 참조하면, 반도체 디바이스의 제조방법에서 웨이퍼 제거 단계(S9)에 대한 단면도가 도시되어 있다. 상기 웨이퍼 제거 단계(S9)에서는 패턴층(110)이 형성된 표면의 반대면인 웨이퍼(110x)를 그라인딩 및 에칭하여, 패턴층(110)의 제1면(110a)을 외부로 노출시킨다. 이때 상기 패턴층(110)의 도전성 패턴(111)은 패턴층(110)의 제1면(110a)을 통해 외부로 노출된다. 또한 웨이퍼 제거 단계(S9)에서는 웨이퍼(110x)를 그라인딩으로 제거한 후, 패턴층(110)의 제1면(110a)에 잔류하는 실리콘(Si)성분을 에칭(etching)하여 제거할 수 있다. 상기 그라인딩 방법은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 여기서 그라인딩 방법을 한정하는 것은 아니다. 상기 에칭 방법은 습식 또는 건식 에칭을 이용할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 3j를 참조하면, 반도체 디바이스의 제조방법에서 도전성 부재 형성 단계(S10)에 대한 단면도가 도시되어 있다. 상기 도전성 부재 형성 단계(S10)에서는 패턴층(110)의 제2면(110b)에 도전성 부재(150)인 솔더볼을 형성한다. 상기 도전성 부재(150)인 솔더볼은 패턴층(110)의 도전성 패턴(111)과 전기적으로 접속된다. 상기 도전성 부재 형성 단계(S10)이후에는 제1반도체 다이 및 제2반도체 다이가 적층된 패턴층(110)을 다이싱하여, 낱개의 반도체 디바이스(100)로 분리하는 싱귤레이션 단계(미도시)를 더 포함할 수 있다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 4에 도시된 바와 같이 반도체 디바이스(200)는 패턴층(110), 다수의 관통 전극(121)과 제1도전성 필러(122)가 형성된 제1반도체 다이(120), 제1반도체 다이(120)를 감싸는 제1인캡슐란트(130), 제2도전성 필러(141)가 형성된 제2반도체 다이(140), 패턴층(110)에 형성된 도전성 부재(150) 및 제2반도체 다이(140)를 감싸는 제2인캡슐란트(260)를 포함한다.
상기 반도체 디바이스(200)는 패턴층(110), 제1반도체 다이(120), 제1인캡슐란트(130), 제2반도체 다이(140) 및 도전성 부재(150)가 도 1에 도시된 반도체 디바이스(100)와 구성이 동일하다. 따라서 반도체 디바이스(200)는, 도 1에 도시된 반도체 디바이스(100)와 상이한 구성인 제2인캡슐란트(260)를 위주로 설명하고자 한다.
상기 제2인캡슐란트(260)는 제2반도체 다이(140)를 모두 덮도록 인캡슐레이션한다. 좀 더 자세하게, 상기 제2인캡슐란트(260)는 제1인캡슐란트(130)의 제2면(130a) 및 제2반도체 다이(140)를 모두 덮도록 형성되어, 제2반도체 다이(140)를 외부로부터 보호할 수 있다. 상기 제2인캡슐란트(260)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 5에 도시된 바와 같이 반도체 디바이스(300)는 패턴층(110), 다수의 관통 전극(121)과 제1도전성 필러(122)가 형성된 제1반도체 다이(120), 제1반도체 다이(120)를 감싸는 제1인캡슐란트(130), 제2도전성 필러(141)가 형성된 제2반도체 다이(140), 패턴층(110)에 형성된 도전성 부재(150) 및 제2반도체 다이(140)를 감싸는 제2인캡슐란트(360)를 포함한다.
상기 반도체 디바이스(300)는 패턴층(110), 제1반도체 다이(120), 제1인캡슐란트(130), 제2반도체 다이(140) 및 도전성 부재(150)가 도 1에 도시된 반도체 디바이스(100)와 구성이 동일하다. 따라서 반도체 디바이스(300)는, 도 1에 도시된 반도체 디바이스(100)와 상이한 구성인 제2인캡슐란트(360)를 위주로 설명하고자 한다.
상기 제2인캡슐란트(360)는 제2반도체 다이(140)를 인캡슐레이션한다. 상기 제2인캡슐란트(360)는 제1인캡슐란트(130)의 제2면(130a)과 제2반도체 다이(140)를 덮도록 형성되며, 제2반도체 다이(140)의 제2면(140b)을 외부로 노출시킨다. 상기 제2인캡슐란트(360)는 제1인캡슐란트(130)의 제2면(130a)과 제2반도체 다이(140)를 모두 덮도록 형성된 후, 제2반도체 다이(140)의 제2면(140b)이 외부로 노출되도록 그라인딩되어 형성될 수 있다. 상기 반도체 디바이스(300)는 제2반도체 다이(140)의 제2면(140b)이 제2인캡슐란트(360)의 외부로 노출되어, 방열이 용이할 수 있다. 상기 제2인캡슐란트(360)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 6에 도시된 바와 같이 반도체 디바이스(400)는 패턴층(110), 다수의 관통 전극(121)과 제1도전성 필러(122)가 형성된 제1반도체 다이(120), 제1반도체 다이(120)를 감싸는 제1인캡슐란트(130), 제2도전성 필러(141)가 형성된 제2반도체 다이(140), 패턴층(110)에 형성된 도전성 부재(150), 제2반도체 다이(140)를 감싸는 제2인캡슐란트(360) 및 제2반도체 다이(140)의 제2면(140b)에 부착된 커버(470)를 포함한다.
상기 반도체 디바이스(400)는 패턴층(110), 제1반도체 다이(120), 제1인캡슐란트(130), 제2반도체 다이(140), 도전성 부재(150) 및 제2인캡슐란트(360)가 도 5에 도시된 반도체 디바이스(300)와 구성이 동일하다. 따라서 반도체 디바이스(400)는, 도 5에 도시된 반도체 디바이스(300)와 상이한 구성인 커버(470)를 위주로 설명하고자 한다.
상기 커버(470)는 제2인캡슐란트(260)의 외부로 노출된 제2반도체 다이(140)의 제2면(140b)에 부착된다. 상기 커버(470)는 열전도성 접착제(471)에 의해서, 제2반도체 다이(140)의 제2면(140b)에 부착될 수 있다. 상기 제2반도체 다이(140)의 제2면(140b)은 커버(470)에 의해서 외부 환경으로부터 보호된다. 또한 상기 커버(470)는 방열 성능 향상을 위해 구리(Cu), 알루미늄(Al) 또는 이의 등가물로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 7에 도시된 바와 같이 반도체 디바이스(500)는 패턴층(110), 다수의 관통 전극(121)과 제1도전성 필러(122)가 형성된 제1반도체 다이(120), 제1반도체 다이(120)를 감싸는 제1인캡슐란트(130), 제2도전성 필러(141)가 형성된 제2반도체 다이(140), 패턴층(110)에 형성된 도전성 부재(150) 및 제2반도체 다이(140)의 제2면(140b)에 부착된 커버(570)를 포함한다.
상기 반도체 디바이스(500)는 패턴층(110), 제1반도체 다이(120), 제1인캡슐란트(130), 제2반도체 다이(140) 및 도전성 부재(150)가 도 1에 도시된 반도체 디바이스(100)와 구성이 동일하다. 따라서 반도체 디바이스(500)는, 도 1에 도시된 반도체 디바이스(100)와 상이한 구성인 커버(570)를 위주로 설명하고자 한다.
상기 커버(570)는 제2반도체 다이(140)를 감싸도록 제2반도체 다이(140)의 제2면(140b)과 제1인캡슐란트(130)의 제2면(130b)에 부착된다. 상기 커버(570)는 열전도성 접착제(571)에 의해서, 제2반도체 다이(140)의 제2면(140b) 및 제1인캡슐란트(130)의 제2면(130b)에 부착될 수 있다. 상기 커버(570)는 제2반도체 다이(140)를 외부 환경으로부터 보호된다. 또한 상기 커버(570)는 방열 성능 향상을 위해 구리(Cu), 알루미늄(Al) 또는 이의 등가물로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 8에 도시된 바와 같이 반도체 디바이스(600)는 패턴층(610)이 구비된 웨이퍼(610x), 다수의 관통 전극(121)과 제1도전성 필러(122)가 형성된 제1반도체 다이(120), 제1반도체 다이(120)를 감싸는 제1인캡슐란트(130), 제2도전성 필러(141)가 형성된 제2반도체 다이(140), 웨이퍼(610x)에 형성된 도전성 부재(650) 및 제2반도체 다이(140)를 감싸는 제2인캡슐란트(360)를 포함한다.
상기 반도체 디바이스(600)는 제1반도체 다이(120), 제1인캡슐란트(130), 제2반도체 다이(140) 및 제2인캡슐란트(360)가 도 4에 도시된 반도체 디바이스(200)와 구성이 동일하다. 따라서 반도체 디바이스(600)는, 도 4에 도시된 반도체 디바이스(200)와 상이한 구성인 웨이퍼(610x) 및 도전성 부재(650)를 위주로 설명하고자 한다.
상기 웨이퍼(610x)는 제1면(610xa)과, 제1면(610xa)의 반대면이며 패턴층(610)이 형성된 제2면(610xb)을 구비한다. 상기 웨이퍼(610x)는 제1면(610xa)과 제2면(610xb)사이를 관통하는 웨이퍼 관통 전극(611x)을 구비한다. 즉, 웨이퍼(610x)의 관통 전극(611x)은 웨이퍼(610x)의 제1면(610xa) 및 제2면(610xb)을 통해 외부로 노출된다. 상기 패턴층(610)은 도전성 패턴(611x)과 유전층(612x)을 포함하며, 웨이퍼(610x)상에 0.1 내지 20㎛중 어느 하나의 선폭을 갖도록 다수의 도전성 패턴(611x)을 복층으로 형성하고, 복층으로 형성된 다수의 도전성 패턴(611)의 각층 사이의 전기적 분리를 위해서 형성된 유전층(612x)을 포함한다. 상기 패턴층(610)은 반도체 팹(FAB)공정에서 웨이퍼(610x)상에 구현되며, 1 내지 10㎛ 중 어느 하나의 두께로 형성될 수 있다. 상기 패턴층(110)의 도전성 패턴(611)은 웨이퍼(610x)의 제2면(610xb)로 노출된 관통 전극(611x)과 전기적으로 접속된다.
상기 도전성 부재(650)는 웨이퍼(610x)에서, 패턴층(610)이 구비된 제2면(610xb)의 반대면인 제1면(610xa)에 전기적으로 접속된다. 상기 도전성 부재(650)는 볼 형태의 솔더인, 솔더볼일 수 있다. 상기 도전성 부재(650)는 웨이퍼(610x)의 제1면(610xa)로 노출된 관통 전극(611x)과 전기적으로 접속된다. 이러한 도전성 부재(650)인 솔더볼은 본 발명에 따른 반도체 디바이스(600)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 9에 도시된 바와 같이 반도체 디바이스(700)는 패턴층(110), 다수의 관통 전극(121)과 제1도전성 필러(122)가 형성된 제1반도체 다이(120), 제1반도체 다이(120)를 감싸는 제1인캡슐란트(130), 제2도전성 필러(141)가 형성된 제2반도체 다이(140), 패턴층(110)에 형성된 도전성 부재(150), 제2반도체 다이(140)를 감싸는 제2인캡슐란트(360) 및 패턴층(110)의 제1면(110a)을 감싸는 제3인캡슐란트(780)를 포함한다.
상기 반도체 디바이스(700)는 패턴층(110), 제1반도체 다이(120), 제1인캡슐란트(130), 제2반도체 다이(140), 도전성 부재(150) 및 제2인캡슐란트(360)가 도 5에 도시된 반도체 디바이스(300)와 구성이 동일하다. 따라서 반도체 디바이스(700)는, 도 5에 도시된 반도체 디바이스(300)와 상이한 구성인 제3인캡슐란트(780)를 위주로 설명하고자 한다.
상기 제3인캡슐란트(780)는 패턴층(110)의 제1면(110a)을 인캡슐레이션한다. 좀 더 자세하게 상기 제3인캡슐란트(780)는 패턴층(110)의 제1면(110a)을 덮도록 형성되며, 도전성 부재(150)를 외부로 노출시킨다. 상기 제3인캡슐란트(780)는 패턴층(110)의 제1면(110a)과 접속되도록 도전성 부재(150)를 형성한 후에, 패턴층(110)의 제1면(110a)을 덮도록 형성될 수 있다. 상기 제3인캡슐란트(780)는 도전성 부재(150)가 형성된 패턴층(110)의 제1면(110a)을 외부로부터 보호할 수 있다. 상기 제3인캡슐란트(780)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 10에서 도시된 바와 같이 반도체 디바이스(800)는 패턴층(110), 다수의 관통 전극(121)과 제1도전성 필러(122)가 형성된 제1반도체 다이(120), 제1반도체 다이(120)를 감싸는 제1인캡슐란트(130), 제2도전성 필러(141)가 형성된 제2반도체 다이(140) 및 패턴층(110)에 형성된 도전성 부재(850)를 포함한다.
상기 반도체 디바이스(800)는 패턴층(110), 제1반도체 다이(120), 제1인캡슐란트(130) 및 제2반도체 다이(140)가 도 1에 도시된 반도체 디바이스(100)와 구성이 동일하다. 따라서 반도체 디바이스(800)는, 도 1에 도시된 반도체 디바이스(100)와 상이한 구성인 도전성 부재(850)를 위주로 설명하고자 한다.
상기 도전성 부재(850)는 상기 패턴층(110)의 제1면(110a)로 노출된 도전성 패턴(111)과 접속된다. 상기 도전성 부재(850)는 상기 패턴층(110)의 제1면(110a)으로부터 외부로 돌출된 랜드로, 도전성 금속으로 이루어진다. 상기 도전성 부재(850)는 제1면(850a)이 패턴층(110)의 제1면(110a)으로부터 외부로 돌출되며, 제2면(110b)이 패턴층(110)의 제1면(110a)에 접속된다. 상기 도전성 부재(850)인 랜드는 본 발명에 따른 반도체 디바이스(800)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
도 11을 참조하면, 도 1에 도시된 반도체 디바이스의 제조 방법을 도시한 순서도가 도시되어 있다. 도 11에 도시된 바와 같이 반도체 디바이스의 제조 방법은 제1반도체 다이 준비 단계(S1), 제1반도체 다이 안착 단계(S2a), 제1언더필 충진 단계(S3), 제1인캡슐란트 형성 단계(S4), 그라인딩 단계(S5), 도전성 패드 형성 단계(S6), 제2반도체 다이 안착 단계(S7), 제2언더필 충진 단계(S8) 및 웨이퍼 제거 단계(S9a)를 포함한다.
이러한, 도 11의 반도체 디바이스의 제조 방법은 도 12a 내지 도 12j를 참조하여 자세히 설명하고자 한다.
도 12a를 참조하면, 반도체 디바이스(800) 제조 방법에서 제1반도체 다이 준비 단계(S1)에 대한 단면도가 도시되어 있다. 상기 제1반도체 다이 준비 단계(S1)는 도 3a에 도시된 반도체 디바이스(100)의 제1반도체 다이 준비 단계(S1)와 동일하다.
도 12b를 참조하면, 반도체 디바이스(800)의 제조방법에서 제1반도체 다이 안착 단계(S2a)에 대한 단면도가 도시되어 있다.
상기 제1반도체 다이 안착 단계(S2a)에서는 패턴층(110)과 도전성 부재(850)인 랜드가 형성된 웨이퍼(810x)에, 제1반도체 다이(120)를 안착시킨다.
상기 패턴층(110)은 도전성 패턴(111)과 유전층(112)으로 이루어진다. 상기 패턴층(110)은 제2면(110b)로 노출된 도전성 패턴(111)이 제1반도체 다이(120)의 제1도전성 필러(122)와 전기적으로 접속된다. 또한 패턴층(110)은 제1면(110a)로 노출된 도전성 패턴(111)이 도전성 부재(850)와 전기적으로 접속된다. 상기 패턴층(110)은 반도체 팹(FAB)공정에 의해서 웨이퍼(110x)상에 구현된다.
그리고 웨이퍼(110x)상에 패턴층(110)이 구현되기 이전에, 웨이퍼(110x) 내부로 도전성 부재(850)가 형성된다. 상기 도전성 부재(850)인 랜드는 웨이퍼(810x)의 표면으로부터 내부 방향으로 에칭(Etching)을 통해 일정 깊이의 비아 홀을 형성한 후, 형성된 비아홀에 금속을 충진함으로써 형성될 수 있다. 상기 패턴층(110)은도전성 부재(850)가 형성된 웨이퍼(810x)의 표면을 덮도록, 형성된다. 이때 패턴층(110)의 도전성 패턴(811)은 도전성 부재(850)의 제2면(850b)과 전기적으로 접속되도록 형성된다. 상기 도전성 부재(850)는 패턴층(110)의 도전성 패턴(811)을 통해 제1반도체 다이(120)와 전기적으로 접속될 수 있다.
도 12c 내지 도 12h를 참조하면, 반도체 디바이스(800) 제조 방법에서 제1언더필 충진 단계(S3), 제1인캡슐란트 형성 단계(S4), 그라인딩 단계(S5), 도전성 패드 형성 단계(S6), 제2반도체 다이 안착 단계(S7) 및 제2언더필 충진 단계(S8)에 대한 단면도가 각각 도시되어 있다. 상기 제1언더필 충진 단계(S3), 제1인캡슐란트 형성 단계(S4), 그라인딩 단계(S5), 도전성 패드 형성 단계(S6), 제2반도체 다이 안착 단계(S7) 및 제2언더필 충진 단계(S8)는 각각 도 3c 내지 도 3h에 도시된 반도체 디바이스(100)의 제1언더필 충진 단계(S3), 제1인캡슐란트 형성 단계(S4), 그라인딩 단계(S5), 도전성 패드 형성 단계(S6), 제2반도체 다이 안착 단계(S7) 및 제2언더필 충진 단계(S8)와 동일하다.
도 12i를 참조하면, 반도체 디바이스(800) 제조 방법에서 웨이퍼 제거 단계(S9a)에 대한 단면도가 도시되어 있다. 상기 웨이퍼 제거 단계(S9a)에서는 패턴층(110)이 형성된 표면의 반대면인 웨이퍼(810x)를 그라인딩 및 에칭 하여, 도전성 부재(850)를 외부로 노출시킨다. 상기 그라인딩 방법은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 여기서 그라인딩 방법을 한정하는 것은 아니다. 상기 에칭 방법은 습식 또는 건식 에칭을 이용할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
또한 웨이퍼 제거 단계(S9a)에서는 웨이퍼(810x)를 그라인딩으로 제거한 후, 패턴층(810)의 제1면(810a)에 잔류하는 웨이퍼(810x)의 실리콘(Si)성분을 에칭(etching)하여 제거한다. 즉 패턴층(110)의 제1면(810a)은 웨이퍼(810x)가 그라인딩 및 에칭을 통해 제거되면, 외부로 노출된다. 또한 잔류하는 웨이퍼(810x)를 제거하면, 패턴층(110)의 제1면(810a)에 접속된 도전성 부재(850)는 제1면(850a)이 외부로 노출됨과 동시에, 패턴층(110)의 제1면(810a)으로부터 돌출된 형상을 갖는다. 이때 도전성 부재(850)는 랜드의 두께만큼 패턴층(110)의 제1면(810a)로부터 돌출될 수 있다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 9에 도시된 바와 같이 반도체 디바이스(900)는 패턴층(110), 다수의 관통 전극(121)과 제1도전성 필러(122)가 형성된 제1반도체 다이(120), 제1반도체 다이(120)를 감싸는 제1인캡슐란트(130), 제2도전성 필러(141)가 형성된 제2반도체 다이(140), 패턴층(110)에 형성된 도전성 부재(850), 패턴층(110)의 제1면(110a)을 감싸는 제3인캡슐란트(980) 및 도전성 부재(850)에 접속된 솔더볼(990)을 포함한다.
상기 반도체 디바이스(900)는 패턴층(110), 제1반도체 다이(120), 제1인캡슐란트(130), 제2반도체 다이(140), 도전성 부재(150) 및 도전성 부재(850)가 도 10에 도시된 반도체 디바이스(800)와 구성이 동일하다. 따라서 반도체 디바이스(900)는, 도 10에 도시된 반도체 디바이스(800)와 상이한 구성인 제3인캡슐란트(980) 및 솔더볼(990)을 위주로 설명하고자 한다.
상기 제3인캡슐란트(980)는 패턴층(110)의 제1면(110a)을 인캡슐레이션한다. 좀 더 자세하게 상기 제3인캡슐란트(980)는 패턴층(110)의 제1면(110a)을 덮도록 형성되며, 도전성 부재(850)를 외부로 노출시킨다. 상기 제3인캡슐란트(980)는 패턴층(110) 및 도전성 부재(850)를 모두 덮도록 패턴층(110)의 제1면(110a)에 형성된 후, 그라인딩을 통해 도전성 부재(850)의 제1면(850a)이 외부로 노출되도록 형성될 수 있다. 즉, 도전성 부재(850)의 제1면(850a)과 그라인딩된 제3인캡슐란트(980)의 면은 동일평면을 이룰 수 있다. 상기 제3인캡슐란트(980)는 패턴층(110)의 제1면(110a)을 외부로부터 보호할 수 있다.
상기 솔더볼(990)은 제3인캡슐란트(980)의 외부로 노출된 도전성 부재(850)에 전기적으로 접속된다. 상기 솔더볼(990)은 볼 형태의 솔더인, 솔더볼일 수 있다. 이러한 솔더볼(990)인 솔더볼은 본 발명에 따른 반도체 디바이스(900)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 14에서 도시된 바와 같이 반도체 디바이스(1000)는 패턴층(1010), 제1도전성 필러(1022)가 형성된 제1반도체 다이(1020), 제2도전성 필러(1041)가 형성된 제2반도체 다이(1040), 제1반도체 다이(1020)와 제2반도체 다이(1040)를 감싸는 제1인캡슐란트(1030) 및 패턴층(1010)에 형성된 도전성 부재(1050)를 포함한다.
상기 패턴층(1010)은 도전성 패턴(1011)과 유전층(1012)을 포함한다. 상기 도전성 패턴(1011)은 유전층(1012)에 의해서 전기적으로 보호된다. 상기 도전성 패턴(1011)은 다층 구조로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 패턴(1011)은 패턴층(1010)의 제1면(1010a)과 제2면(1010b)을 통하여 외부로 노출된다. 상기 패턴층(1010)의 제1면(1010a)과 제2면(1010b)을 통하여 외부로 노출된 도전성 패턴(1011)은 추후 범핑이 용이하게 이루어지도록 상대적으로 폭이 크게 형성될 수 있다. 이와 같이 상대적으로 폭이 크게 형성된 부분을 도전성 패드로 정의할 수도 있다.
상기 패턴층(1010)의 제1면(1010a)로 노출된 도전성 패턴(1011)은 도전성 부재(850)인 랜드와 접속된다. 상기 패턴층(1010)의 제2면(1010b)으로 노출된 도전성 패턴(1011)은 제1반도체 다이(1020)의 제1도전성 필러(1022) 및 제2반도체 다이(1040)의 제2도전성 필러(1041)와 접속된다. 상기 패턴층(1010)은 제1면(1010a)이 하면이고, 제2면(1010b)이 상면일 수 있으며, 제1면(1010a)과 제2면(1010b)을 연결하는 면이 측면일 수 있다.
상기 패턴층(1010)은 반도체 팹(FAB)공정에서 웨이퍼(Wafer)상에 구현될 수 있다. 이와 같이 반도체 팹 공정에서 구현된 패턴층(1010)의 제1면(1010a)과 제2면(1010b) 사이의 거리인 두께(1010c)는 1 내지 10㎛ 중 어느 하나의 두께로 형성될 수 있고, 도전성 패턴(1011)은 0.1 내지 20㎛중 어느 하나의 선폭을 갖도록 형성될 수 있다. 주지된 바와 같이 패키지 공정에서 구현되는 선폭은 반도체 팹 공정에서 구현되는 선폭보다 상당히 크다. 즉, 패턴층(1010)의 두께 감소로 인해 반도체 디바이스(1000)의 크기를 감소시킬 수 있으며, 도전성 패턴(1011)을 미세하게 형성 가능하므로 집적도 향상 및 소형화가 가능하다.
상기 제1반도체 다이(1020)는 대략 평평한 제1면(1020a)과, 제1면(1020a)의 반대면인 제2면(1020b)을 갖는 판 형상이다. 상기 제1반도체 다이(1020)는 제1면(1020a)에 형성된 다수의 제1도전성 필러(1022)를 포함한다. 상기 제1반도체 다이(1020)의 제1면(1020a)은 패턴층(1010)의 제2면(1010b)과 대향한다. 상기 제1도전성 필러(1022)는 패턴층(1010)의 제2면(1010b)으로 노출된 도전성 패턴(1011)과 접속되며, 접속이 용이하도록 단부에 형성된 솔더캡(1022a)을 포함할 수 있다.
상기 제1반도체 다이(1020)와 패턴층(1010) 사이에는 제1언더필(1024)이 충진될 수 있다. 상기 제1언더필(1024)은 제1반도체 다이(1020)와 패턴층(1010) 사이의 물리적 및 기구적 결합력을 향상시킬 뿐만 아니라, 제1반도체 다이(1020)와 패턴층(1010)의 열팽창 계수의 차이로 인해 발생된 응력 때문에 분리되는 것을 방지한다. 상기 제1반도체 다이(1020)는 통상의 실리콘 반도체, 화합물 반도체 그 등가물일 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.
상기 제2반도체 다이(1040)는 대략 평평한 제1면(1040a)과, 제1면(1040a)의 반대면인 제2면(1040b)을 갖는 판 형상이다. 상기 제2반도체 다이(1040)의 제1면(1040a)은 패턴층(1010)의 제2면(1010b)과 대향한다. 상기 제2반도체 다이(1040)는 제1면(1040a)에 형성된 제2도전성 필러(1041)를 포함한다. 상기 제2도전성 필러(1041)는 패턴층(1010)의 제2면(1010b)으로 노출된 도전성 패턴(1011)과 접속되며, 접속이 용이하도록 단부에 형성된 솔더캡(1041a)을 포함할 수 있다. 상기 제2도전성 필러(1041)는 카파 필러(Copper piller)일 수 있으며, 본 발명에서 상기 재질을 한정하는 것은 아니다.
상기 제2반도체 다이(1040)와 패턴층(1010) 사이에는 제2언더필(1042)이 충진될 수 있다. 상기 제2언더필(1042)은 제1반도체 다이(1020)와 패턴층(1010) 사이에 제1언더필(1024)이 충진될 때, 함께 충진될 수 있다. 상기 제2언더필(1042)은 제2반도체 다이(1040)와 패턴층(1010) 사이의 물리적 및 기구적 결합력을 향상시킬 뿐만 아니라, 제2반도체 다이(1040)와 패턴층(1010)의 열팽창 계수의 차이로 인해 발생된 응력 때문에 분리되는 것을 방지한다. 상기 제2반도체 다이(1040)는 통상의 실리콘 반도체, 화합물 반도체 그 등가물일 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.
상기 제2반도체 다이(1040)는 패턴층(1010)의 제2면(1010b)에서, 제1반도체 다이(1020)와 서로 이격되도록 배치될 수 있다. 또한 제2반도체 다이(1040)는 패턴층(1010)의 도전성 패턴(1011)을 통해 제1반도체 다이(1020)와 전기적으로 접속된다.
상기 제1인캡슐란트(1030)는 패턴층(1010)의 제2면(1010b)에 접속된 제1반도체 다이(1020) 및 제2반도체 다이(1040)를 감싸서, 제1반도체 다이(1020) 및 제2반도체 다이(1040)를 외부 환경으로부터 보호한다. 좀 더 구체적으로, 제1인캡슐란트(1030)는 패턴층(1010)의 제2면(1010b), 제1반도체 다이(1020)의 표면 및 제2반도체 다이(1040)의 표면을 감싼다. 다만, 제1반도체 다이(1020)의 제2면(1020b)과 제2반도체 다이(1040)의 제2면(1040b)은 제1인캡슐란트(1030)로부터 외부로 노출된다.
여기서, 제1인캡슐란트(1030)의 측면은 패턴층(1010)의 측면과 동일 평면을 이루고, 제1면(1030a)은 패턴층(1010)의 제2면(1010b)과 접촉하며, 제2면(1030b)은 제1반도체 다이(1020)의 제2면(1020b)과 동일 평면을 이룰 수 있다. 상기 제1인캡슐란트(1030)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
상기 도전성 부재(1050)는 패턴층(1010)에서, 제1반도체 다이(1020)와 제2반도체 다이(1040)가 실장된 면의 반대면인 제1면(1010a)에 전기적으로 접속된다. 상기 도전성 부재(1050)는 볼 형태의 솔더인, 솔더볼일 수 있다. 상기 도전성 부재(1050)는 패턴층(1010)의 제1면(1010a)로 노출된 도전성 패턴(1011)과 전기적으로 접속된다. 이러한 도전성 부재(1050)인 솔더볼은 본 발명에 따른 반도체 디바이스(1000)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
이와 같은 반도체 디바이스(1000)는 서브스트레이트로 반도체 팹(FAB)공정에서 웨이퍼(Wafer)상에 구현된 패턴층을 이용하므로, 소형화 및 집적도를 향상시킬 수 있다.
도 15를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 15에 도시된 바와 같이 반도체 디바이스(1100)는 패턴층(1010), 제1도전성 필러(1022)가 형성된 제1반도체 다이(1020), 제2도전성 필러(1041)가 형성된 제2반도체 다이(1040), 제1반도체 다이(1020)와 제2반도체 다이(1040)를 감싸는 제1인캡슐란트(1030), 패턴층(1010)에 형성된 도전성 부재(1050) 및, 제1반도체 다이(1020)의 제2면(1020b)과 제2반도체 다이(1040)의 제2면(1040b)에 부착된 커버(1170)를 포함한다.
상기 반도체 디바이스(1100)는 패턴층(1010), 제1반도체 다이(1020), 제1인캡슐란트(1030), 제2반도체 다이(1040) 및, 도전성 부재(1050)가 도 14에 도시된 반도체 디바이스(1000)와 구성이 동일하다. 따라서 반도체 디바이스(1100)는, 도 14에 도시된 반도체 디바이스(1000)와 상이한 구성인 커버(1170)를 위주로 설명하고자 한다.
상기 커버(1170)는 제1인캡슐란트(1030)의 외부로 노출된 제1반도체 다이(1020)의 제2면(1020b)과 제2반도체 다이(1040)의 제2면(1040b)에 부착된다. 상기 커버(1170)는 제1반도체 다이(1020)와 제2반도체 다이(1040)에 각각 부착될 수 있다. 상기 커버(1170)는 열전도성 접착제(1171)에 의해서, 제1반도체 다이(1020)의 제2면(1020b)과, 제2반도체 다이(1040)의 제2면(1040b)에 각각 부착될 수 있다. 상기 제1반도체 다이(1020)의 제2면(1020b)과 제2반도체 다이(1040)의 제2면(1040b)은 커버(1170)에 의해서 외부 환경으로부터 보호된다. 상기 커버(1170)는 방열 성능 향상을 위해 구리(Cu), 알루미늄(Al) 또는 이의 등가물로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100;
반도체 디바이스
110, 610, 1010; 패턴층 120, 1020; 제1반도체 다이
130, 1030; 제1인캡슐란트 140, 1040; 제2반도체 다이
150, 850, 1050; 도전성 부재 260, 360; 제2인캡슐란트
470, 570, 1170; 커버 780, 980; 제3인캡슐란트
990; 솔더볼

Claims (37)

  1. 다수의 관통전극 및 다수의 제1도전성 필러를 구비하도록 제1반도체 다이를 준비하는 제1반도체 다이 준비 단계;
    상기 제1도전성 필러를 웨이퍼에 구비된 패턴층에 접속시키는 제1반도체 다이 안착 단계;
    상기 패턴층과 상기 제1반도체 다이를 덮도록 제1인캡슐란트를 형성하는 제1인캡슐란트 형성 단계;
    제2반도체 다이에 구비된 제2도전성 필러를, 상기 제1반도체 다이의 제2면으로 노출된 다수의 관통전극과 전기적으로 접속시키는 제2반도체 다이 안착 단계;
    상기 제2도전성 필러가 형성된 상기 제2반도체 다이의 제1면과, 상기 제1반도체 다이 사이에 제2언더필을 충진하는 제2언더필 충진 단계; 및
    상기 패턴층의 제1면에서 상기 웨이퍼를 제거하는 웨이퍼 제거 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 청구항 1에 있어서,
    상기 웨이퍼 제거 단계에서는 상기 패턴층만 남도록 상기 웨이퍼를 그라인딩 및 에칭하여 제거하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 청구항 2에 있어서,
    상기 웨이퍼 제거 단계에서 상기 웨이퍼 제거 후 남은 상기 패턴층의 제1면과, 제1면의 반대면인 제2면 사이의 두께는 1 내지 10㎛중 어느 하나의 두께를 갖는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 청구항 1에 있어서,
    상기 제1반도체 다이 준비 단계에서는
    상기 제1반도체 다이의 제1면으로 노출된 다수의 관통전극과 각각 접속되도록, 상기 제1반도체 다이의 제1면에 다수의 제1도전성 필러가 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 청구항 4에 있어서,
    상기 제1반도체 다이 안착 단계이후에는
    상기 제1도전성 필러가 형성된 상기 제1반도체 다이의 제1면과, 상기 패턴층 사이에 제1언더필을 충진하는 제1언더필 충진 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 청구항 4에 있어서,
    상기 제2반도체 다이 안착 단계 이전에는
    상기 제1반도체 다이의 제2면 및 상기 제1인캡슐란트를 그라인딩하여, 상기 제1반도체 다이의 제2면으로 상기 관통전극을 노출시키는 그라인딩 단계; 및
    상기 관통전극과 접속되도록 상기 제1반도체 다이의 제2면에 도전성 패드를 형성하는 도전성 패드 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 청구항 6에 있어서,
    상기 제2반도체 다이 안착 단계에서는
    상기 제2반도체 다이의 제2도전성 필러를 상기 도전성 패드와 접속시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 삭제
  9. 청구항 1에 있어서,
    상기 웨이퍼 제거 단계이후에는
    상기 패턴층의 제1면에 도전성 부재인 솔더볼을 형성하는 도전성 부재 형성 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 청구항 9에 있어서,
    상기 도전성 부재 형성 단계 이후에는
    상기 패턴층의 제1면을 덮고, 상기 솔더볼이 외부로 돌출되도록 제3인캡슐란트를 형성하는 제3인캡슐란트 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 청구항 1에 있어서,
    상기 웨이퍼 제거 단계에서는
    상기 패턴층의 제1면에서 상기 웨이퍼를 제거하여, 상기 패턴층의 제1면에 형성된 랜드를 외부로 돌출시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 청구항 11에 있어서,
    상기 웨이퍼 제거 단계 이후에는,
    상기 패턴층의 제1면을 덮고, 상기 랜드가 외부로 노출되도록 제3인캡슐란트를 형성하는 제3인캡슐란트 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 청구항 12에 있어서,
    상기 제3인캡슐란트 형성 단계이후에는
    상기 제3인캡슐란트의 외부로 노출된 랜드에 도전성 부재인 솔더볼을 형성하는 도전성 부재 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제1면과 상기 제1면의 반대면인 제2면을 갖는 패턴층;
    제1면과 상기 제1면의 반대면인 제2면 사이를 관통하는 다수의 관통 전극을 포함하고, 상기 패턴층의 제2면에 상기 제1면으로 노출된 관통전극이 전기적으로 접속된 제1반도체 다이;
    상기 패턴층 및 상기 제1반도체 다이를 인캡슐레이션하되, 상기 제1반도체 다이의 제2면을 외부로 노출시키는 제1인캡슐란트;
    상기 제1반도체 다이의 제2면으로 노출된 관통전극과 전기적으로 접속된 제2반도체 다이; 및
    상기 패턴층의 제1면에 전기적으로 접속된 도전성 부재를 포함하고,
    상기 패턴층은 상기 제1면과 상기 제2면 사이의 두께가 1 내지 10㎛중 어느 하나의 두께를 갖는 것을 특징으로 하는 반도체 디바이스.
  15. 삭제
  16. 청구항 14에 있어서,
    상기 패턴층은
    다수의 도전성 패턴과, 상기 다수의 도전성 패턴을 전기적으로 분리하기 위한 유전층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  17. 청구항 16에 있어서,
    상기 다수의 도전성 패턴의 선폭은 0.1 내지 20㎛중 어느 하나의 폭을 갖는 것을 특징으로 하는 반도체 디바이스.
  18. 청구항 14에 있어서,
    상기 제1반도체 다이는
    상기 제1반도체 다이의 제1면으로 노출된 관통 전극과 접속된 제1도전성 필러를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  19. 청구항 14에 있어서,
    상기 제2반도체 다이는 제1면에 형성된 제2도전성 필러를 더 포함하며,
    상기 제2도전성 필러는 상기 제1반도체 다이의 제2면으로 노출된 관통전극과 접속된 것을 특징으로 하는 반도체 디바이스.
  20. 청구항 19에 있어서,
    상기 제2반도체 다이를 인캡슐레이션하는 제2인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  21. 청구항 20에 있어서,
    상기 제2인캡슐란트는 상기 제2반도체 다이의 제2면을 외부로 노출 시키는 것을 특징으로 하는 반도체 디바이스.
  22. 청구항 21에 있어서,
    상기 제2인캡슐란트를 통해 외부로 노출된 상기 제2반도체 다이의 제2면에 부착된 커버를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  23. 청구항 19에 있어서,
    상기 제2반도체 다이를 덮도록 상기 제1인캡슐란트 및 상기 제2반도체 다이의 제2면에 부착된 커버를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  24. 청구항 14에 있어서,
    상기 패턴층과 상기 도전성 부재 사이에 개재되며, 제1면과 제1면의 반대면인 제2면 사이를 관통하는 다수의 관통 전극을 갖는 웨이퍼를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  25. 청구항 14에 있어서,
    상기 도전성 부재는 상기 패턴층의 제1면에서 돌출되도록 형성된 도전성 금속인 랜드인 것을 특징으로 하는 반도체 디바이스.
  26. 청구항 25에 있어서,
    상기 패턴층의 제1면을 인캡슐레이션하되, 상기 랜드를 외부로 노출시키는 제3인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  27. 청구항 26에 있어서,
    상기 제3인캡슐란트를 통해 외부로 노출된 상기 랜드에 접속된 솔더볼을 더 포함하는 것을 특징으로 반도체 디바이스.
  28. 청구항 14에 있어서,
    상기 도전성 부재는 볼 형상의 솔더볼인 것을 특징으로 하는 반도체 디바이스.
  29. 청구항 28에 있어서,
    상기 패턴층의 제1면을 인캡슐레이션하되, 상기 솔더볼을 외부로 노출시키는 제3인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  30. 제1면과 상기 제1면의 반대면인 제2면을 갖는 패턴층;
    상기 패턴층의 제2면에 접속된 제1면과, 상기 제1면의 반대면인 제2면을 갖는 제1반도체 다이;
    상기 패턴층의 제2면에 접속된 제1면과, 상기 제1면의 반대면인 제2면을 갖는 제2반도체 다이;
    상기 패턴층, 상기 제1반도체 다이 및 상기 제2반도체 다이를 인캡슐레이션하되, 상기 제1반도체 다이의 제2면과 상기 제2반도체 다이의 제2면을 외부로 노출시키는 제1인캡슐란트; 및
    상기 패턴층의 제1면에 전기적으로 접속된 도전성 부재를 포함하고,
    상기 패턴층은 상기 제1면과 상기 제2면 사이의 두께는 1 내지 10㎛중 어느 하나의 두께를 갖는 것을 특징으로 하는 반도체 디바이스.
  31. 삭제
  32. 청구항 30에 있어서,
    상기 패턴층은
    다수의 도전성 패턴과, 상기 다수의 도전성 패턴을 전기적으로 분리하기 위한 유전층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  33. 청구항 32에 있어서,
    상기 다수의 도전성 패턴의 선폭은 0.1 내지 20㎛중 어느 하나의 폭을 갖는 것을 특징으로 하는 반도체 디바이스.
  34. 청구항 32에 있어서,
    상기 제1반도체 다이는
    상기 제1반도체 다이의 제1면에 형성된 제1도전성 필러를 더 포함하며,
    상기 제1도전성 필러는 상기 패턴층의 도전성 패턴과 접속된 것을 특징으로 하는 반도체 디바이스.
  35. 청구항 32에 있어서,
    상기 제2반도체 다이는 상기 제2반도체 다이의 제1면에 형성된 제2도전성 필러를 더 포함하며,
    상기 제2도전성 필러는 상기 패턴층의 도전성 패턴과 접속되어, 상기 도전성 패턴을 통해 상기 제1반도체 다이와 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  36. 청구항 30에 있어서,
    상기 도전성 부재는 볼 형상의 솔더볼인 것을 특징으로 하는 반도체 디바이스.
  37. 청구항 30에 있어서,
    상기 제1반도체 다이의 제1면 및 상기 제2반도체 다이의 제2면을 덮도록 각각 부착된 커버를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
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