JP2005072223A

JP2005072223A - 半導体装置

Info

Publication number: JP2005072223A
Application number: JP2003299543A
Authority: JP
Inventors: Masami Yuyama; 将美湯山; Susumu Takashima; 進高島; Toshiaki Yajima; 俊朗矢島
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2003-08-25
Filing date: 2003-08-25
Publication date: 2005-03-17

Abstract

【課題】半導体装置の実装面積を小さくし且つ実装工程数を少なくする。
【解決手段】半導体装置は、２個のベアチップ形成部２が一体化された半導体チップ１を備えた構造となっている。
【選択図】図１

Description

この発明は半導体装置に関する。

従来の半導体装置には、一般的にＣＳＰ（Chip Scale Package）と呼ばれるもので、ベアチップ上に絶縁膜が設けられ、絶縁膜上に再配線が設けられ、再配線の接続パッド部上に柱状電極が設けられ、柱状電極の周囲において再配線を含む絶縁膜上に封止膜が設けられたものがある（例えば、特許文献１参照）。

特開２００１−１３５７４７号公報

この特許文献１に記載された半導体装置の製造方法では、複数のベアチップ形成部を有するウエハ上に絶縁膜を形成し、各ベアチップ形成部上における絶縁膜上にそれぞれ再配線を形成し、再配線の接続パッド部上に柱状電極を形成し、柱状電極の周囲において再配線を含む絶縁膜上に封止膜を形成し、封止膜等を含むウエハを各ベアチップ形成部間に設けられたダイシングラインで切断し、１個のベアチップを備えた半導体装置を複数個得ている。

このように、特許文献１に記載された半導体装置の製造方法では、ウエハを各ベアチップ形成部間に設けられたダイシングラインで切断し、１個のベアチップを備えた半導体装置を複数個得ている。しかるに、ゲート回路、ドライバ回路、メモリ回路等を構成する半導体装置において、実質的に同一機能の半導体装置を複数個１つの回路基板上に実装する場合がある。しかしながら、特許文献１に記載された半導体装置では、１個のベアチップを備えたものであるため、複数個の半導体装置を１つの回路基板上に間隔をおいて実装することとなり、実装面積が大きくなり、また実装工程数も多くなるという問題があった。

そこで、この発明は、実装面積を小さくし且つ実装工程数を少なくすることができる半導体装置を提供することを目的とする。

請求項１に記載の発明は、隣接部で相互に分離して形成され、且つ、それぞれ上面に複数の接続パッドを有するベアチップ形成部を複数備えた半導体チップと、該半導体チップの上面において前記接続パッドを除く部分に設けられた絶縁膜と、該絶縁膜の上面に前記各ベアチップ形成部の接続パッドに接続されて設けられた再配線とを備えていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記複数のベアチップ形成部は同種であることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記複数のベアチップ形成部は異種であることを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記再配線の一部は前記複数のベアチップ形成部の同種の接続パッドに接続されていることを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記再配線の一部は１つの接続パッド部を有することを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記再配線の接続パッド部上に柱状電極が設けられ、該柱状電極の周囲において前記再配線を含む前記絶縁膜の上面に上層絶縁膜が設けられていることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とするものである。

この発明によれば、複数のベアチップ形成部が一体化された半導体チップを備えているので、１個のベアチップを備えたものを複数個実装する場合と比較して、実装面積を小さくし且つ実装工程数を少なくすることができる。

図１はこの発明の一実施形態としての半導体装置の断面図を示す。この半導体装置は、半導体チップ１を備えている。半導体チップ１は、ベアチップ形成部２が２個一体に形成された大きさを有する。すなわち、２個のベアチップ形成部２は、その間に通常設けられているダイシングライン３で切断されずに、ダイシングライン３を介して接続されている。

２個のベアチップ形成部２の各上面中央部には所定の機能の集積回路（図示せず）が設けられ、各上面周辺部にはアルミニウム系金属等からなる複数の接続パッド４が各集積回路に接続されて設けられている。ここで、半導体チップ１とは、ダイシングライン３（隣接部）で相互に分離して形成され、且つ、それぞれ上面に複数の接続パッド４を有するベアチップ形成部２を２個（複数）備えたものと定義する。したがって、半導体チップ１は、ベアチップ形成部２を３個以上備えたものであってもよい。

接続パッド４の中央部を除く半導体チップ１の上面には酸化シリコン等からなる絶縁膜５が設けられ、接続パッド４の中央部は絶縁膜５に設けられた開口部６を介して露出されている。絶縁膜５の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）７が設けられている。この場合、絶縁膜５の開口部６に対応する部分における保護膜７には開口部８が設けられている。

保護膜７の上面の所定の箇所には銅等からなる下地金属層９が両開口部６、８を介して接続パッド４に接続されて設けられている。下地金属層９の上面全体には銅からなる再配線１０が設けられている。この場合、再配線１０の一部は、電源線やグラウンド線等であり、その下の下地金属層９を介して、２個のベアチップ形成部２の電源用やグラウンド用等の同種の接続パッド４に接続され、且つ、１つの接続パッド部を有している。すなわち、再配線１０の一部は共通再配線となっている。

再配線１０の接続パッド部上面には銅からなる柱状電極１１が設けられている。再配線１０を含む保護膜７の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜（上層絶縁膜）１２がその上面が柱状電極１１の上面と面一となるように設けられている。封止膜１２から露出された柱状電極１１の上面には半田ボール１３が設けられている。

次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、シリコン等の半導体からなるウエハ２１上にアルミニウム系金属等からなる接続パッド４、酸化シリコン等からなる絶縁膜５およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜７が設けられ、接続パッド４の中央部が絶縁膜５および保護膜７に形成された開口部６、８を介して露出されたものを用意する。

この場合、ウエハ２１には、各ベアチップ形成部２に所定の機能の集積回路が形成され、接続パッド４は、それぞれ、対応するベアチップ形成部２に形成された集積回路に電気的に接続されている。また、ウエハ２１のベアチップ形成部２間は通常のダイシングライン３となっている。

次に、図３に示すように、両開口部６、８を介して露出された接続パッド４の上面を含む保護膜７の上面全体に下地金属層９を形成する。この場合、下地金属層９は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。

次に、下地金属層９の上面にメッキレジスト膜２２をパターン形成する。この場合、再配線１０形成領域に対応する部分におけるメッキレジスト膜２２には開口部２３が形成されている。次に、下地金属層９をメッキ電流路とした銅の電解メッキを行なうと、メッキレジスト膜２２の開口部２３内の下地金属層９の上面に再配線１０が形成される。次に、メッキレジスト膜２２を剥離する。

次に、図４に示すように、再配線１０を含む下地金属層９の上面にメッキレジスト膜２４をパターン形成する。この場合、柱状電極１１形成領域に対応する部分におけるメッキレジスト膜２４には開口部２５が形成されている。次に、下地金属層９をメッキ電流路とした銅の電解メッキを行なうと、メッキレジスト膜２４の開口部２５内の再配線１０の接続パッド部上面に柱状電極１１を形成される。

次に、メッキレジスト膜２４を剥離し、次いで、柱状電極１１および再配線１０をマスクとして下地金属層９の不要な部分をエッチングして除去すると、図５に示すように、再配線１０下にのみ下地金属層９が残存される。ここで、再配線１０の一部は、電源線やグラウンド線等であり、その下の下地金属層９を介して、２個のベアチップ形成部２の電源用やグラウンド用等の同種の接続パッド４に接続され、且つ、１つの接続パッド部を有している。したがって、この一部の再配線１０上には１つの柱状電極１１が形成されている。

次に、図６に示すように、印刷法やトランスファモールド法等により、柱状電極１１および再配線１０を含む保護膜７の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１２をその厚さが柱状電極１１の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１１の上面は封止膜１２によって覆われている。次に、封止膜１２および柱状電極１１の上面側を適宜に研磨し、図７に示すように、柱状電極１１の上面を露出させ、且つ、この露出された柱状電極１１の上面を含む封止膜１２の上面を平坦化する。

次に、図８に示すように、封止膜１２から露出された柱状電極１１の上面に半田ボール１３を形成する。次に、図９に示すように、ウエハ２１を所定の一の方向では１つおきのダイシングライン３で切断し、他の方向では各ダイシングラインで切断すると、図１に示すように、２個のベアチップ形成部２が一体化された半導体チップ１を備えた半導体装置が複数個得られる。

このようにして得られた半導体装置では、２個のベアチップ形成部２が一体化された半導体チップ１を備えているので、各ベアチップ形成部２を１個毎に切断し、それぞれを離間させて回路基板上に実装する従来の実装方法と比較して、実装面積を小さくすることができる。また、１個のベアチップを備えた半導体装置を２個回路基板上に実装するための実装工程数は２回であるが、２個のベアチップ形成部２が一体化された半導体チップ１を備えた半導体装置を回路基板上に実装するための実装工程数は１回でよく、実装工程数を少なくすることができる。

さらに、この実施形態の半導体装置では、再配線１０の一部は、電源線やグラウンド線等であり、２個のベアチップ形成部２の電源用やグラウンド用等の同種の接続パッド４に接続され、且つ、１つの接続パッド部を有しているので、再配線１０の接続パッド部の合計数は２個のベアチップ形成部２の接続パッド４の合計数よりも少なくなる。したがって、再配線１０の接続パッド部上に設けられた柱状電極１１上に設けられた半田ボール１３の合計数を２個のベアチップ形成部２の接続パッド４の合計数よりも少なくすることができ、その分、半田ボール１３の配列ピツチを大きくすることができる。

この発明の一実施形態としての半導体装置の断面図。図１に示す半導体装置の製造に際し、当初用意したものの断面図。図２に続く工程の断面図。図３に続く工程の断面図。図４に続く工程の断面図。図５に続く工程の断面図。図６に続く工程の断面図。図７に続く工程の断面図。図８に続く工程の断面図。

符号の説明

１半導体チップ
２ベアチップ形成部
３ダイシングライン
４接続パッド
５絶縁膜
７保護膜
９下地金属層
１０再配線
１１柱状電極
１２封止膜
１３半田ボール

Claims

隣接部で相互に分離して形成され、且つ、それぞれ上面に複数の接続パッドを有するベアチップ形成部を複数備えた半導体チップと、該半導体チップの上面において前記接続パッドを除く部分に設けられた絶縁膜と、該絶縁膜の上面に前記各ベアチップ形成部の接続パッドに接続されて設けられた再配線とを備えていることを特徴とする半導体装置。
請求項１に記載の発明において、前記複数のベアチップ形成部は同種であることを特徴とする半導体装置。
請求項１に記載の発明において、前記複数のベアチップ形成部は異種であることを特徴とする半導体装置。
請求項１に記載の発明において、前記再配線の一部は前記複数のベアチップ形成部の同種の接続パッドに接続されていることを特徴とする半導体装置。
請求項４に記載の発明において、前記再配線の一部は１つの接続パッド部を有することを特徴とする半導体装置。
請求項５に記載の発明において、前記再配線の接続パッド部上に柱状電極が設けられ、該柱状電極の周囲において前記再配線を含む前記絶縁膜の上面に上層絶縁膜が設けられていることを特徴とする半導体装置。
請求項６に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とする半導体装置。