JP2982729B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2982729B2
JP2982729B2 JP540497A JP540497A JP2982729B2 JP 2982729 B2 JP2982729 B2 JP 2982729B2 JP 540497 A JP540497 A JP 540497A JP 540497 A JP540497 A JP 540497A JP 2982729 B2 JP2982729 B2 JP 2982729B2
Authority
JP
Japan
Prior art keywords
semiconductor device
external connection
semiconductor chip
connection
connection terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP540497A
Other languages
English (en)
Other versions
JPH10209317A (ja
Inventor
寿之 西原
靖則 田中
道修 谷岡
正弘 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP540497A priority Critical patent/JP2982729B2/ja
Priority to GB9800980A priority patent/GB2321339B/en
Priority to US09/008,006 priority patent/US6013953A/en
Publication of JPH10209317A publication Critical patent/JPH10209317A/ja
Application granted granted Critical
Publication of JP2982729B2 publication Critical patent/JP2982729B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は内部に電子回路を有
し、他の電子回路を配置したプリント基板と接続される
外部接続端子を有する半導体装置に関し、特に内部の半
導体チップと接続された多数の外部接続端子を有する大
規模集積回路（ＬＳＩ）ＰＫＧ（パッケージ）の半導体
装置に関する。
【０００２】
【従来の技術】近年、携帯電話機、携帯型テレビ、携帯
型パーソナルコンピュータに代表されるように携帯型の
商品が続々と市場に登場している。これらの商品の小型
化、軽量化、薄型化の要求は年々厳しさを増してきてい
る。
【０００３】上述の商品には半導体チップを使用するた
め、これらの商品の小型化、軽量化、薄型化の要求に応
えるべく、製造プロセスの微細化技術を駆使した大規模
な半導体チップが間断なく開発されている。しかし、半
導体チップ内部の回路の規模が大きくなるにつれて半導
体チップの外部接続端子の数は増加し、従って、半導体
チップが大型化し、これに伴い半導体装置が大型化する
という問題点が発生した。
【０００４】この問題点を解決するために半導体ＰＫＧ
は、数多くの工夫や発明がなされてきている。ＱＦＰ
（Quad Flat Package ）、ＴＳＯＰ（Thin Small Outli
ne Package）等の半導体ＰＫＧは樹脂パッケージ内に半
導体チップを封止し、外部接続端子はパッケージ外部に
リードフレームを放射状又はパッケージの両側面に突出
させたものである。さらに、半導体装置の大型化を阻止
するためにこのリードフレームのピッチを狭小化する技
術が開発されてきた。
【０００５】さらに高密度化を図るために半導体チップ
のみ（以下、ベアチップとも言う。）を直接回路基板上
に装着し、半導体チップの電極と回路基板電極とをワイ
ヤにより接続する方法（チップオンボード）や、さらに
ワイヤの面積削減のため、半導体チップの電極にバンプ
（金属の突起物）を形成し、回路面を下向きにして回路
基板に搭載して接続する方法（フリップチップ）が実用
化されている。
【０００６】しかし、これらのベアチップ実装による半
導体装置の小型化は、特性が保証されている半導体チッ
プ（Known Good Die）の入手が当面困難であること、さ
らに、特性が保証されている半導体チップを入手したと
しても、ベアチップで組立てた後に特性が変動してしま
う、という問題点があった。
【０００７】そこで、ベアチップ実装を行う場合は、特
に特性の安定した半導体チップのみを選定する必要があ
る。このため、装置に使用する全ての半導体ＰＫＧをベ
アチップにできず、小型化の大きな障害になっており、
ＫＧＤ（Known Good Die）済みのベアチップ供給が世間
一般の装置メーカから半導体メーカへ要求されてきてい
る。
【０００８】この要求に対し、半導体メーカは、実装面
積がほぼチップサイズであり（フリップチップとほぼ同
等）、半導体パッケージとして組み立てられ、その特性
が保証された半導体装置であるＣＳＰ（チップサイズパ
ッケージ）を開発した。
【０００９】ＣＳＰは、ベアチップ実装の場合と異な
り、外部接続端子のピッチが０．５ｍｍ〜１．０ｍｍと
拡大できるため、従来のＳＭＤと一緒に搭載、リフロー
が可能である。ＣＳＰとこれを搭載するプリント基板と
の間の接続は、ＣＳＰに形成された半田バンプにより行
う。
【００１０】以下、図面を参照して従来の半導体装置に
ついて説明する。図９に従来の半導体装置の実装面から
見た斜視図を示す。半導体チップ１は接続電極９を有す
る回路面を中継基板であるポリイミド基板２と接着剤３
により固定されている。ポリイミド基板２の半導体チッ
プ１と接する面の裏面には銅箔４および半田ボールによ
る半田バンプ７が形成され、銅箔４は外部接続端子であ
る半田バンプ７に接続されている。また、銅箔４上には
レジスト６が塗布されている。銅箔４は半導体チップ１
の接続電極９直上まで配線されており、半導体チップ１
の接続電極９と銅箔４は銅スルーホール５で接続されて
いる。この接続方法は、ＴＡＢ技術の手法であるギャン
グ（一括）ボンディングやシングルポイントボンディン
グにより行われる（これをInner Bump Bondingと呼
ぶ。）。これにより、半田バンプ７と半導体チップ１の
接続電極９が一対一対応で接続される。さらに、半導体
チップ１は外周を封入樹脂８で覆われており外部からの
影響が遮断されている。
【００１１】図１０に従来の半導体装置の断面図を示
す。本図は図９と上下を逆に（実装面を下側に）示した
図である。図９、図１０は、少ピン系の半導体チップ１
を用いた半導体装置でそのサイズは、ほぼ半導体チップ
１と同じサイズになる。多ピン系の半導体チップ１’を
用いた場合は、図１１に示すように、半田バンプ７が銅
スルーホール５の外側にも配置され、若干半導体チップ
１’よりもサイズ的に大きくなる。これら従来の半導体
装置は、例えば特開平８−２０４０６２号公報に開示さ
れている。
【００１２】前述した半導体装置（チップサイズパッケ
ージ）の外部接続端子はポリイミド基板２の実装面に配
置され、通常は多数の外部接続端子を配置するために実
装面に格子状（グリッド状）に配置される。また、ボー
ル状のバンプで形成された外部接続端子を持つものは一
般にボールグリッドアレイと称されている。もちろんバ
ンプを使用しない接続法も存在する。
【００１３】
【発明が解決しようとする課題】しかしながら、これら
グリッドアレイ状の外部接続端子は実装された状態では
目視することはできないため、接続に不都合が生じたと
しても、作業者が直接目視して修正作業を加えることは
不可能であるという問題点を有する。
【００１４】従って、外部接続端子の接続の良否につい
ては別な方法、例えば測定器を使用してＬＳＩの機能チ
ェックにより判定する方法やＸ線検査装置による方法に
頼ることになる。このチェックにより外部接続端子に不
都合が発生していることが判明した場合には、一度半導
体装置を回路基板から取り外す作業をし、不都合箇所を
点検し、その改善の後再度回路基板に実装し、再度機能
チェック等により良否を判定することになる。この作業
工程は一般に非能率的なものであり、かつ特殊な作業用
ツールを必要とし、熟練した作業者でなければできない
という問題点を有する。
【００１５】本発明は上記事情に鑑みなされたもので、
半導体装置と半導体装置を搭載するプリント基板との間
の接続信頼性を向上させ、接続不良率の低減を図ること
のできる半導体装置を提供することを目的としており、
結果としてＳＭＤ（サーフェイス マウント デバイ
ス）搭載の製造工程の直行率の向上を図り、製造コスト
の低減に寄与することができる半導体装置を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】請求項１記載の発明は、
複数の接続電極を有する半導体チップと、半導体チップ
の接続電極と配線で接続された外部接続端子を有する、
半導体チップ下に配置された中継基板とで構成され、中
継基板下に配置された外部接続端子を実装基板に接続し
た半導体装置であって、半導体チップの接続電極が、中
継基板上の２以上の外部接続端子に同時に接続され、２
以上の外部接続端子のうちの１の外部接続端子が、他の
外部接続端子より中継基板の外側面から遠い位置に配置
されていることを特徴とする。
【００１７】請求項２記載の発明は、複数の接続電極を
有する半導体チップと、半導体チップの接続電極と配線
で接続された外部接続端子を有する、半導体チップ下に
配置された中継基板とで構成され、中継基板下に配置さ
れた外部接続端子を実装基板に接続した半導体装置であ
って、半導体チップの接続電極が、中継基板上の２以上
の外部接続端子に同時に接続され、２以上の外部接続端
子のうちの１の外部接続端子が、他の外部接続端子より
半導体チップの中央領域に近い位置に配置されているこ
とを特徴とする。
【００１８】請求項３記載の発明は、請求項１又は２に
記載の発明において、複数の接続電極の９０％以上の接
続電極のそれぞれが２以上の外部接続端子と接続されて
いることを特徴とする。
【００１９】請求項４記載の発明は、請求項１から３の
何れかに記載の発明において、外部接続端子が、半導体
装置の実装面に格子状に配置されていることを特徴とす
る。
【００２０】請求項５記載の発明は、請求項１から４の
何れかに記載の発明において、外部接続端子が、金属ボ
ール、金属バンプ、金属ランドの何れかにより構成され
ることを特徴とする。
【００２１】請求項６記載の発明は、請求項１から５の
いずれかに記載の発明において、前記外部接続端子がセ
ラミック基板、プリント基板又は樹脂フィルムのいずれ
かの上に形成されていることを特徴とする。
【００２２】本発明の半導体装置では、半導体装置の内
部の電子回路の１つの接続電極が２以上の外部接続端子
に同時に接続されているため、半導体装置搭載時の接続
信頼性を向上させることができる。
【００２３】また、前記半導体装置の内部の電子回路の
接続電極のうち９０％以上の接続電極が、半導体装置の
内部において各々２以上の前記外部接続端子に同時に接
続されているので、半導体装置搭載時の接続信頼性が向
上し、接続不良の手直しに要する工数を削減することが
できる。
【００２４】
【発明の実施の形態】次に、本発明に係る半導体装置の
一実施形態について図面を参照して説明する。図１は本
発明に係る半導体装置の第１の実施形態の断面図であ
る。ただし、図１０に示す従来の半導体装置と同様な部
材には同様な番号を付す。
【００２５】この半導体装置は、内部に電子回路を有す
る半導体チップ１と、ポリイミド基板２と、半導体チッ
プ１とポリイミド基板２とを接着する接着剤３と、銅箔
４と、レジスト６と、半田バンプ７とで構成されてい
る。より具体的には、半導体チップ１は接続電極９を有
する面を中継基板であるポリイミド基板２と接着剤３に
より固定されており、ポリイミド基板２の半導体チップ
１と接する面の裏面には銅箔４および半田ボールによる
半田バンプ７ａ〜７ｄが形成され、銅箔４は外部接続端
子である半田バンプ７ａ〜７ｄに接続されている。銅箔
４は半導体チップ１の接続電極９ａ又は９ｂ直上まで配
線されており、半導体チップ１の接続電極９ａ又は９ｂ
と銅箔４は銅スルーホール５ａ，５ｂで接続されてい
る。この接続方法は、ＴＡＢ技術の手法であるギャング
（一括）ボンディングやシングルポイントボンディング
により行われる。半導体チップ１は外周を封入樹脂８で
覆われており外界の影響から遮断されている。ただし、
上述の外部接続端子としては、半田ボールに限定される
ことなく、その他の金属ボール、金属バンプ、金属ラン
ド等でも良いことは明らかである。
【００２６】図１からも明らかなように、本発明に係る
半導体装置においては従来の半導体装置と異なり、２個
の半田バンプ７ａ，７ｂが一個の銅スルーホール５ａに
接続され、一個の半導体チップ１の入出力端子である接
続電極９ａに接続されている。具体的には、銅スルーホ
ール５ａが半田バンプ７ａ，７ｂに、銅スルーホール５
ｂが半田バンプ７ｃ，７ｄに接続されている。
【００２７】図２は、上記半導体装置の外部接続端子が
偶数個の場合の半導体装置の裏面、すなわちプリント基
板に実装される面を示したものである。
【００２８】この図では、半田バンプ７は下側の４分の
１の三角形の部分についてのみ詳述し、他の右、上、左
の三角形の部分は下側の三角形の部分と同一の配置にな
るので省略してある。
【００２９】この図に示されるように半導体チップ１の
接続電極と銅スルーホール５の接続部が外周に配置さ
れ、半導体チップ中央部に外部接続端子である半田バン
プ７が縦横各１６個の０．５ｍｍピッチで格子状に合計
２５６個配置されている。
【００３０】図３に銅スルーホール５と半田バンプ７と
の配線パターン１０の一例を示す。６４個の半田バンプ
７と３２個の銅スルーホール５とが配置され、６４個の
半田バンプ７の内のいずれか２個の半田バンプ７を一個
の銅スルーホール５に接続するように構成されている。
また、この図に示されるように２個の半田バンプ７は、
一個は外側にもう一個はできるだけ内側になるように配
置されている。
【００３１】図２、図３に示した実施形態では、半田バ
ンプ７の収容面積が７．５ｍｍ角必要であるため、半導
体チップ１の接続電極９が約８．５ｍｍ角以上で配置さ
れないと内側の領域に配置できない。また、半導体チッ
プ１の１個の接続電極９を２個の半田バンプ７に１００
％接続するためには、半導体チップ１の接続電極９は、
１２８個必要になる。８．５ｍｍ角上への半導体チップ
１の接続電極数は、ピッチを１２４ミクロンと仮定する
と、２４４ピンまで配置可能である。
【００３２】このため、図２、図３に示した実施形態
は、半導体チップ１の接続電極９が２４４ピンあり、そ
のうち実際に使用するピン数が、１２８ピンの場合を示
していることになる。２４４ピン全てを２個の半田バン
プ７に接続する場合には、図４に示すように半導体チッ
プ１の接続電極９より外のエリアにも半田バンプ７ｂ、
７ｄを配置する必要がある。
【００３３】図５は、本発明に係る半導体装置の外部接
続端子が奇数個の場合の半導体装置の裏面、すなわちプ
リント基板に実装される面を示したものである。本図も
図２同様に半田バンプ７は下側の４分の一の三角形の部
分についてのみ詳述し、他の右、上及び左の三角形の部
分は下側の三角形の部分と同一の配置になるので省略し
てある。また、この三角形の部分の半田バンプ７の配置
は左右対称になっている。
【００３４】この図に示されるように半導体チップ１の
接続電極９と銅スルーホール５の接続部が外周に配置さ
れ、半導体チップ中央部に外部接続端子である半田バン
プ７が縦横各１７個の０．５ｍｍピッチで格子状に配置
されているが、中央の１個は使用しないため、半田バン
プ７は合計２８８個配置されていることになる。
【００３５】図６に銅スルーホール５と半田バンプ７と
の配線パターン１０の一例を示す。ただし、図５に示す
半田バンプ７の配置が、三角形の部分の左右が対称であ
るため、右半分についてのみ示す。この図において、３
６個の半田バンプ７と１８個の銅スルーホール５とが配
置され、２個の半田バンプ７を１個の銅スルーホール５
に接続するように構成されている。
【００３６】図５、図６に示した実施形態では、半田バ
ンプ７の収容面積が８．０ｍｍ角必要であるため、半導
体チップ１の接続電極９が約９．０ｍｍ角以上で配置さ
れないと内側の領域に配置できない。また、半導体チッ
プ１の１個の接続電極９を２個の半田バンプ７に１００
％接続するには、半導体チップ１の接続電極９は、１４
４個必要になる。
【００３７】９．０ｍｍ角上への半導体チップ１の接続
電極数は、ピッチを１２４ミクロンと仮定すると、２６
４ピンまで配置可能である。このため、図５、図６の実
施形態は、半導体チップ１の接続電極が２６４ピンあ
り、そのうち実際に使用するピン数が１４４ピンの場合
を示していることになる。２６４ピン全てを２個の半田
バンプ７に接続する場合には、前述した図４と同様に半
導体チップ１の接続電極９より外のエリアにも半田バン
プ７を配置する必要がある。
【００３８】従ってこの第１の実施形態によれば、２個
の半田バンプ７を一個の銅スルーホール５に接続するよ
うに構成されているため、接続不良率が改善され、生産
効率を向上させることができる。
【００３９】図７は本発明に係る半導体装置の第２の実
施形態を示す図である。この半導体装置は、ポリイミド
基板２上のインシュレータ１１上に複数の接続電極を有
する半導体チップ１が搭載されている。また、ポリイミ
ド基板２の半導体チップが搭載されている面と反対側の
面には、レジスト６及び銅パターン１４ａ、１４ｂが形
成されており、銅パターン１４ａの上には外部接続端子
として半田バンプ７ａ、半田バンプ７ｂの２個の半田バ
ンプが形成され、銅パターン１４ｂの上には外部接続端
子として半田バンプ７ａ、半田バンプ７ｂの２個の半田
バンプが形成されている。銅パターン１４ａ、１４ｂは
それぞれ、ポリイミド基板２の銅スルーホール５ａ、５
ｂを介して半導体チップ１が形成されている面に貫通
し、銅電極１５ａ、１５ｂを形成する。また、ポリイミ
ド基板２、インシュレータ１１及び半導体チップ１は全
体としてエポキシ樹脂１３で覆われている。
【００４０】この半導体装置の半導体チップ１のそれぞ
れの接続電極は、それぞれの接続電極に対応する金属ワ
イヤ１２ａ、金属ワイヤ１２ｂによって、図に示すよう
に銅電極１５ａ、１５ｂと接続されている。銅電極上に
はＮｉめっき（ＭＩＮ５μｍ）＋Ａｕめっき（厚付また
はフラッシュ）が施されている。銅電極１５ａ、１５ｂ
はスルーホール５ａ、５ｂを介して、半導体チップ１が
形成されている面の裏面に形成された銅パターン１４
ａ、１４ｂと接続しており、それぞれの銅パターン１４
ａ、１４ｂには、図に示すようにそれぞれ２個の半田バ
ンプが形成されているので、この第２の実施形態によれ
ば、第１の実施形態と同様な効果が得られる。
【００４１】次に、図面を参照して接続不良率の変化に
ついて説明する。図８は、本発明に係る半導体装置の接
続不良率の変化を示すグラフである。このグラフにおい
て、半導体チップの接続電極の数を１２８とし、一個の
外部接続端子あたりの接続不良率を５０ｐｐｍ（ｐａｒ
ｔ ｐｅｒ ｍｉｌｌｉｏｎ）として想定している。グ
ラフの縦軸は１個のＬＳＩのピンあたりの接続不良率が
ｐｐｍ単位で表されており、横軸は半導体チップの接続
電極のうち何パーセントの接続電極が２個の外部接続端
子に接続されているかをパーセント単位で表してある。
この場合半導体チップの接続電極の数を１２８としてい
るため、横軸が０％から１００％の範囲内で、接続電極
に接続されている外部接続端子（半田バンプ）の数が１
２８から２５６までの間で推移することになる。
【００４２】この試算で想定した５０ｐｐｍの接続不良
率は百万箇所の接続に対して五十箇所の接続不良が発生
することを意味するもので、この発生頻度は極めて低い
数値であり、接続の信頼度は高い。また、良く管理され
た作業工程においてはこの程度の接続不良率を維持する
ことはできる。
【００４３】しかし、１２８ピンのＬＳＩの半導体装置
を考えてみると、もし１個の接続電極に１個の外部接続
端子を接続したとすると、１個のＬＳＩあたりの接続不
良率は図８に示すように、 １２８×５０ｐｐｍ＝６４００ｐｐｍ となり、プリント基板１枚にこの半導体装置１個を搭載
した場合、プリント基板１万枚あたり最大６４個の不良
が発生することになる。これは１５６枚のプリント基板
に一箇所の接続不良が発生することになり、品質上無視
できないものである。
【００４４】一方、本発明のように半導体チップの接続
電極と接続されている銅スルーホールをそれぞれ各々２
個の半田バンプと接続した場合、１個の接続電極に接続
されている２個の半田バンプが同時に接続不良になる確
率は、 ５０ｐｐｍ×５０ｐｐｍ＝０．００２５ｐｐｍ となり、半導体チップの接続電極と半導体装置の外部接
続端子が一対一対応時の接続不良率と比較すると、飛躍
的に向上する。また、１２８個の接続電極のすべてを、
各々２個の半田バンプと接続した場合の１個のＬＳＩあ
たりの接続不良率は、 １２８×０．００２５ｐｐｍ＝０．３２ｐｐｍ となり、従来の接続不良率に比べて２万分の１に低減さ
れる。
【００４５】上述の内容はプリント基板と半田バンプが
接続されていないようなオープンモードの接続不良のみ
に適用されるものであり、隣接した半田バンプ同士が半
田ブリッジにより短絡するショートモードには適用され
ない。しかし、よく管理された製造工程の中では圧倒的
にオープンモードの不都合が発生する割合が多い。何故
ならばショートモードが発生する場合としては、電導性
のあるゴミが付着する場合や、半田接続をする際にはそ
の半田量の管理が不適切な場合に発生するものだからで
ある。従って、総合的な接続不良率を試算するのにはオ
ープンモードのみ考慮すれば実用上足りることになる。
【００４６】次に、半導体チップの接続電極のうちどの
程度の割合の端子数を２個の外部接続端子（半田バン
プ）と接続したらよいかを検討する。
【００４７】半導体チップの接続電極のうち各々２個の
外部接続端子と接続されているものの割合（以降この割
合をＡと略す。）と１個のＬＳＩあたりの接続不良率は
図８に示すように、Ａが小さいときには接続信頼性の向
上への貢献は少ないが、Ａが大きければ大きいほど接続
信頼性は向上するので、Ａ＝１００％、即ち半導体チッ
プの全ての接続電極が各々二個の外部接続端子と接続す
ることが理想であることはこの図からも明らかである。
しかしながら、Ａ＝１００％としなくても、Ａが９０％
以上となると接続信頼性は急速に向上し、１桁以上の改
善が期待できるので、コスト、製造効率等とのバランス
を考えるとＡ＝９０％以上とするのが好ましい。
【００４８】上述の説明では半導体チップの１個の接続
電極に２個の外部接続端子（半田バンプ）を接続した
が、半導体チップの１個の接続電極に３個の外部接続端
子（半田バンプ）を接続しても良い。この場合でも接続
不良率の改善の効果は認められる。しかし、１個の接続
電極を各々２個の外部接続端子と接続する場合と比較し
て、現実的な効果は少ないと考えられる。
【００４９】例えば１個の接続電極を各々３個の外部接
続端子と接続する場合の接続不良率を前例と同様な方法
で計算すると、 ５０ｐｐｍ×５０ｐｐｍ×５０ｐｐｍ＝０．０００００
０１２５ｐｐｍ となり数値上は良好な効果が得られる。しかし、接続不
良率以外の不良率との関係や、外部接続端子の必要面積
が増大するため、実装効果が低下することを考慮する
と、費用対効果の点であまり得策ではない。
【００５０】以上説明したように本発明によれば、第１
の効果として、半導体チップの１個の接続電極を２個の
外部接続端子と同時に接続するので、半導体装置と電子
回路を有する配線基板との接続信頼度を飛躍的に向上さ
せることができ、特に、目視作業により直接的にかつ容
易に修正作業ができないＢＧＡ（ボールグリッドアレ
イ）、ＴＢＧＡ（テープ ボールグリッドアレイ）、Ｃ
ＳＰ等の半導体装置の実装においてはその作業効率を格
段に向上させることのできる半導体装置を提供すること
ができる。
【００５１】さらに、第２の効果として、外部接続端子
の数が増加するため、プリント基板と半導体装置との間
の接着強度が増すことになり、接続の信頼性向上に相乗
効果をもたらすことのできる半導体装置を提供すること
ができる。
【００５２】また、第３の効果として、半導体装置と電
子回路を有する配線基板との熱膨張係数差による半導体
装置の外部接続端子へのストレスは外側ほど大きく、内
側では小さくなるが、半導体チップの１個の接続電極と
接続される２個の外部接続端子を図２または図６に示す
ように１個は外側にもう１個はできるだけ内側に配置す
ることにより、半導体装置搭載時の接続歩留まりの向上
と長期接続信頼性向上を図ることができる半導体装置を
提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態の断面を
示す図である。
【図２】本発明に係る半導体装置の一実施形態の裏面を
示す図である。
【図３】本発明に係る半導体装置の外部接続端子の結線
パターンの一例を示す図である。
【図４】本発明に係る半導体装置の一実施形態の断面を
示す図である。
【図５】本発明に係る半導体装置の一実施形態の裏面を
示す図である。
【図６】本発明に係る半導体装置の外部接続端子の結線
パターンの一例を示す図である。
【図７】本発明に係る半導体装置の一実施形態の断面を
示す図である。
【図８】本発明に係る半導体装置の不良率の変化を示す
グラフである。
【図９】従来の半導体装置の斜視図である。
【図１０】従来の半導体装置の断面図である。
【図１１】従来の半導体装置の断面図である。
【符号の説明】
１、１’ 半導体チップ ２ ポリイミド基板 ３ 接着剤 ４ 銅箔 ５、５ａ、５ｂ 銅スルーホール ６ レジスト ７、７ａ、７ｂ、７ｃ、７ｄ 半田バンプ（外部接続端
子） ８ 封入樹脂 ９、９ａ、９ｂ 接続電極 １０ 配線パターン １１ インシュレータ １２ａ、１２ｂ 金属ワイヤ １３ エポキシ樹脂 １４ａ、１４ｂ 銅パターン １５ａ、１５ｂ 銅電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 正弘 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平７−142669（ＪＰ，Ａ) 特開 平５−82586（ＪＰ，Ａ) 実開 平３−48239（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12 H01L 23/50

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の接続電極を有する半導体チップ
    と、該半導体チップの接続電極と配線で接続された外部
    接続端子を有する、前記半導体チップ下に配置された中
    継基板とで構成され、前記中継基板下に配置された前記
    外部接続端子を実装基板に接続した半導体装置であっ
    て、 前記半導体チップの接続電極が、前記中継基板上の２以
    上の前記外部接続端子に同時に接続され、 ２以上の前記外部接続端子のうちの１の外部接続端子
    が、他の外部接続端子より前記中継基板の外側面から遠
    い位置に配置されていることを特徴とする半導体装置。
  2. 【請求項２】 複数の接続電極を有する半導体チップ
    と、該半導体チップの接続電極と配線で接続された外部
    接続端子を有する、前記半導体チップ下に配置された中
    継基板とで構成され、前記中継基板下に配置された前記
    外部接続端子を実装基板に接続した半導体装置であっ
    て、 前記半導体チップの接続電極が、前記中継基板上の２以
    上の前記外部接続端子に同時に接続され、 ２以上の前記外部接続端子のうちの１の外部接続端子
    が、他の外部接続端子より前記半導体チップの中央領域
    に近い位置に配置されていることを特徴とする半導体装
    置。
  3. 【請求項３】 前記複数の接続電極の９０％以上の接続
    電極のそれぞれが２以上の外部接続端子と接続されてい
    ることを特徴とする請求項１または２記載の半導体装
    置。
  4. 【請求項４】 前記外部接続端子が、半導体装置の実装
    面に格子状に配置されていることを特徴とする請求項１
    から３の何れかに記載の半導体装置。
  5. 【請求項５】 前記外部接続端子が、金属ボール、金属
    バンプ、金属ランドの何れかにより構成されることを特
    徴とする請求項１から４の何れかに記載の半導体装置。
  6. 【請求項６】 前記外部接続端子が、セラミック基板、
    プリント基板又は樹脂フィルムの何れかの上に形成され
    ていることを特徴とする請求項１から５の何れかに記載
    の半導体装置。
JP540497A 1997-01-16 1997-01-16 半導体装置 Expired - Fee Related JP2982729B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP540497A JP2982729B2 (ja) 1997-01-16 1997-01-16 半導体装置
GB9800980A GB2321339B (en) 1997-01-16 1998-01-16 Semiconductor device with improved connection reliability
US09/008,006 US6013953A (en) 1997-01-16 1998-01-16 Semiconductor device with improved connection reliability

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP540497A JP2982729B2 (ja) 1997-01-16 1997-01-16 半導体装置

Publications (2)

Publication Number Publication Date
JPH10209317A JPH10209317A (ja) 1998-08-07
JP2982729B2 true JP2982729B2 (ja) 1999-11-29

Family

ID=11610214

Family Applications (1)

Application Number Title Priority Date Filing Date
JP540497A Expired - Fee Related JP2982729B2 (ja) 1997-01-16 1997-01-16 半導体装置

Country Status (3)

Country Link
US (1) US6013953A (ja)
JP (1) JP2982729B2 (ja)
GB (1) GB2321339B (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG111958A1 (en) 1998-03-18 2005-06-29 Hitachi Cable Semiconductor device
JP3171176B2 (ja) * 1998-12-15 2001-05-28 日本電気株式会社 半導体装置およびボール・グリッド・アレイ製造方法
EP1030366B1 (en) * 1999-02-15 2005-10-19 Mitsubishi Gas Chemical Company, Inc. Printed wiring board for semiconductor plastic package
JP2000260792A (ja) * 1999-03-10 2000-09-22 Toshiba Corp 半導体装置
JP3356122B2 (ja) 1999-07-08 2002-12-09 日本電気株式会社 システム半導体装置及びシステム半導体装置の製造方法
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
KR100351926B1 (ko) * 2000-11-08 2002-09-12 앰코 테크놀로지 코리아 주식회사 비·지·에이 패키지
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US6734532B2 (en) * 2001-12-06 2004-05-11 Texas Instruments Incorporated Back side coating of semiconductor wafers
US20040104463A1 (en) * 2002-09-27 2004-06-03 Gorrell Robin E. Crack resistant interconnect module
JP4150604B2 (ja) * 2003-01-29 2008-09-17 日立マクセル株式会社 半導体装置
US7169691B2 (en) * 2004-01-29 2007-01-30 Micron Technology, Inc. Method of fabricating wafer-level packaging with sidewall passivation and related apparatus
TWI245350B (en) * 2004-03-25 2005-12-11 Siliconware Precision Industries Co Ltd Wafer level semiconductor package with build-up layer
US7238602B2 (en) * 2004-10-26 2007-07-03 Advanced Chip Engineering Technology Inc. Chip-size package structure and method of the same
JP2008211125A (ja) * 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
TWI360207B (en) * 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8907480B2 (en) * 2013-03-14 2014-12-09 Intel Mobile Communications GmbH Chip arrangements
RU2590214C1 (ru) * 2015-04-16 2016-07-10 Акционерное общество "НПО "Орион" Способ повышения безотказности матричных фотоэлектронных модулей

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2596960B2 (ja) * 1988-03-07 1997-04-02 シャープ株式会社 接続構造
JPH0348239A (ja) * 1989-07-17 1991-03-01 Konica Corp 感光性印刷版の運搬装置
JP3234614B2 (ja) * 1991-09-18 2001-12-04 三菱電機株式会社 半導体装置及びその製造方法
JPH05121488A (ja) * 1991-10-25 1993-05-18 Matsushita Electric Ind Co Ltd ベアチツプ実装基板
JP2536436B2 (ja) * 1993-11-19 1996-09-18 日本電気株式会社 モ―ルド型半導体装置
EP0751561A4 (en) * 1994-03-18 1997-05-07 Hitachi Chemical Co Ltd PROCESS FOR MANUFACTURING SEMICONDUCTOR PACKAGES AND SEMICONDUCTOR PACKAGES
US5650593A (en) * 1994-05-26 1997-07-22 Amkor Electronics, Inc. Thermally enhanced chip carrier package
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
DE69530037T2 (de) * 1994-09-22 2003-10-16 Nec Electronics Corp Automatische Bandmontage für Halbleiteranordnung
JP2780649B2 (ja) * 1994-09-30 1998-07-30 日本電気株式会社 半導体装置
JPH08162599A (ja) * 1994-12-07 1996-06-21 Fujitsu Ltd 半導体装置の製造方法
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
JP2642074B2 (ja) * 1995-01-25 1997-08-20 九州日本電気株式会社 ボールグリッドアレイ型半導体装置およびその製造方法
JPH08306739A (ja) * 1995-05-02 1996-11-22 Nitto Denko Corp 半導体装置の製造方法
WO1997001866A1 (en) * 1995-06-29 1997-01-16 Minnesota Mining And Manufacturing Company Ball grid array package utilizing solder coated spheres
US5784262A (en) * 1995-11-06 1998-07-21 Symbios, Inc. Arrangement of pads and through-holes for semiconductor packages
US5719445A (en) * 1996-12-23 1998-02-17 Sgs-Thomson Microelectronics, Inc. Input delay control

Also Published As

Publication number Publication date
JPH10209317A (ja) 1998-08-07
GB2321339A (en) 1998-07-22
GB2321339B (en) 2002-01-09
GB9800980D0 (en) 1998-03-11
US6013953A (en) 2000-01-11

Similar Documents

Publication Publication Date Title
JP2982729B2 (ja) 半導体装置
KR0184076B1 (ko) 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
US6972214B2 (en) Method for fabricating a semiconductor package with multi layered leadframe
US8653655B2 (en) Semiconductor device and manufacturing method thereof
JP2570637B2 (ja) Ｍｃｍキャリア
JP2595909B2 (ja) 半導体装置
US6002178A (en) Multiple chip module configuration to simplify testing process and reuse of known-good chip-size package (CSP)
US9129914B2 (en) Electronic device, test board, and semiconductor device manufacturing method
JP2006502587A (ja) マルチチップパッケージ用のコンポーネント、方法およびアセンブリ
US5849608A (en) Semiconductor chip package
JPH07153903A (ja) 半導体装置パッケージ
US6441493B1 (en) Circuit board having interconnection ball lands and ball grid array (BGA) package using the circuit board
US6507118B1 (en) Multi-metal layer circuit
US6818999B2 (en) Semiconductor device having multiple semiconductor chips in a single package
US6479306B1 (en) Method for manufacturing semiconductor device
JPH0563138A (ja) 半導体集積回路装置
KR100199286B1 (ko) 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지
JP3311867B2 (ja) ボールグリッドアレイ型半導体装置およびその製造方法
JPH11330256A (ja) 半導体装置およびその製造方法
JP2002270723A (ja) 半導体装置、半導体チップおよび実装基板
JPH11224915A (ja) 半導体接続用基板
WO1999028970A1 (fr) Dispositif a semi-conducteur et procede de production
WO1999026288A1 (fr) Dispositif a semi-conducteur et son procede de fabrication
KR20050003762A (ko) 적층 패키지 및 그 제조 방법
JP2003124439A (ja) Ｂｇａ積層半導体モジュール

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990824

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080924

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080924

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090924

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090924

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100924

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110924

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees