JP2003124439A - Ｂｇａ積層半導体モジュール - Google Patents
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- H01L2924/181—Encapsulation
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- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】信頼性の向上したＢＧＡ積層半導体モジュール
を提供するものである。 【構成】半導体チップを搭載した回路基板の複数個を所
定の間隔で重ね合わせるように配置し、該回路基板の表
面及び裏面には複数の接続端子が形成されており、表面
及び裏面の接続端子のそれぞれは必要に応じ電気的に導
通しており、該回路基板の裏面の接続端子と次段の回路
基板表面の接続端子同士がはんだバンプで電気的に接続
されているＢＧＡ積層半導体モジュールにおいて、接続
端子の一部は接続端子の面積を大きくすることにより信
頼性を向上させたことを特徴とするＢＧＡ積層半導体モ
ジュール。
を提供するものである。 【構成】半導体チップを搭載した回路基板の複数個を所
定の間隔で重ね合わせるように配置し、該回路基板の表
面及び裏面には複数の接続端子が形成されており、表面
及び裏面の接続端子のそれぞれは必要に応じ電気的に導
通しており、該回路基板の裏面の接続端子と次段の回路
基板表面の接続端子同士がはんだバンプで電気的に接続
されているＢＧＡ積層半導体モジュールにおいて、接続
端子の一部は接続端子の面積を大きくすることにより信
頼性を向上させたことを特徴とするＢＧＡ積層半導体モ
ジュール。
Description
【０００１】
【発明の属する分野】本発明は、半導体モジュールに関
し、特に、回路基板上に半導体チップを搭載した半導体
装置を複数重ね合わせた積層構造体からなる半導体モジ
ュールに関するものである。
し、特に、回路基板上に半導体チップを搭載した半導体
装置を複数重ね合わせた積層構造体からなる半導体モジ
ュールに関するものである。
【０００２】
【従来の技術】回路基板に半導体素子を搭載した半導体
モジュールは、多数の半導体チップを必要とする場合、
１つの基板に多数個の半導体チップが搭載される。その
場合、半導体モジュールを上下に積層して搭載すること
ができれば、より高密度で小型の半導体モジュールを実
現することができる。
モジュールは、多数の半導体チップを必要とする場合、
１つの基板に多数個の半導体チップが搭載される。その
場合、半導体モジュールを上下に積層して搭載すること
ができれば、より高密度で小型の半導体モジュールを実
現することができる。
【０００３】一方、近年の半導体チップの高集積化に伴
い（例えば、ＣＰＵモジュール）、半導体チップの多端
子化の要求と小型化の要求により、積層回路基板間の接
続をはんだバンプで行うＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）タイプの積層半導体モジュールが、回路基
板上に外部端子を格子（アレイ）状に配置できる構造に
より、実装面積を狭くすることができるため、注目を浴
びるようになった。
い（例えば、ＣＰＵモジュール）、半導体チップの多端
子化の要求と小型化の要求により、積層回路基板間の接
続をはんだバンプで行うＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）タイプの積層半導体モジュールが、回路基
板上に外部端子を格子（アレイ）状に配置できる構造に
より、実装面積を狭くすることができるため、注目を浴
びるようになった。
【０００４】図４（ａ）に２段スタックのＢＧＡ積層半
導体モジュールの断面図、（ｂ）に４段スタックのＢＧ
Ａ積層半導体モジュールの断面図、（ｃ）に４段スタッ
クのＢＧＡ積層半導体モジュールをマザーボードに積層
させたマザーボード付ＢＧＡ積層半導体モジュールの断
面図を示す。モジュール単体の構造は、回路基板２上に
半導体チップ３が搭載され、回路基板の外周周辺部に
は、スルホール等により表裏が導通した接続端子（場合
により、一部表裏が導通していないものを含んでもよ
い）が複数、表面及び裏面に形成されている。表面に形
成された接続端子６は半導体チップのバンプ（図示しな
い）と対応してワイヤーボンディング（フェイスダウン
ボンディングでも可）により電気的に接続されている
（図示しない）。半導体チップ３とワイヤーボンディン
グ４は封止材１で覆われる。そして、半導体チップ搭載
回路基板２の各段は、上段モジュールの裏面の接続端子
８と下段モジュールの表面の接続端子６とがハンダバン
プ５により電気的に接続されている。
導体モジュールの断面図、（ｂ）に４段スタックのＢＧ
Ａ積層半導体モジュールの断面図、（ｃ）に４段スタッ
クのＢＧＡ積層半導体モジュールをマザーボードに積層
させたマザーボード付ＢＧＡ積層半導体モジュールの断
面図を示す。モジュール単体の構造は、回路基板２上に
半導体チップ３が搭載され、回路基板の外周周辺部に
は、スルホール等により表裏が導通した接続端子（場合
により、一部表裏が導通していないものを含んでもよ
い）が複数、表面及び裏面に形成されている。表面に形
成された接続端子６は半導体チップのバンプ（図示しな
い）と対応してワイヤーボンディング（フェイスダウン
ボンディングでも可）により電気的に接続されている
（図示しない）。半導体チップ３とワイヤーボンディン
グ４は封止材１で覆われる。そして、半導体チップ搭載
回路基板２の各段は、上段モジュールの裏面の接続端子
８と下段モジュールの表面の接続端子６とがハンダバン
プ５により電気的に接続されている。
【０００５】
【発明が解決しようとする課題】上述の如く、ＢＧＡ積
層半導体モジュールは、各モジュール単体ははんだバン
プにより接合されている３次元構造となるため、はんだ
接合部での長期の信頼性が問題となる。
層半導体モジュールは、各モジュール単体ははんだバン
プにより接合されている３次元構造となるため、はんだ
接合部での長期の信頼性が問題となる。
【０００６】更に半導体チップの高集積化に伴い、接続
端子が多くなり、モジュール単体で接続端子２列配置の
１６０ピンの場合、ハンダ接合部は１６０ピン×４＝６
４０箇所の多くに及び、設置環境や半導体チップの駆動
・停止による熱サイクル時に上下の半導体チップモジュ
ール間にかかる応力が複雑にかかるため、各接続端子で
の信頼性の確保が必要となる。
端子が多くなり、モジュール単体で接続端子２列配置の
１６０ピンの場合、ハンダ接合部は１６０ピン×４＝６
４０箇所の多くに及び、設置環境や半導体チップの駆動
・停止による熱サイクル時に上下の半導体チップモジュ
ール間にかかる応力が複雑にかかるため、各接続端子で
の信頼性の確保が必要となる。
【０００７】本発明は上述した点に鑑み、信頼性の向上
したＢＧＡ積層半導体モジュールを提供することを目的
とするものである。
したＢＧＡ積層半導体モジュールを提供することを目的
とするものである。
【０００８】
【課題を解決する手段】上記の課題を解決するため、半
導体チップを搭載した回路基板の複数個を所定の間隔で
重ね合わせるように配置し、該回路基板の表面及び裏面
には複数の接続端子が形成されており、表面及び裏面の
接続端子のそれぞれは必要に応じ電気的に導通してお
り、該回路基板の裏面の接続端子と次段の回路基板表面
の接続端子同士がはんだバンプで電気的に接続されてい
るＢＧＡ積層半導体モジュールにおいて、該接続端子の
一部は接続端子の面積を大きくすることにより信頼性を
向上させたことを特徴とするものである。
導体チップを搭載した回路基板の複数個を所定の間隔で
重ね合わせるように配置し、該回路基板の表面及び裏面
には複数の接続端子が形成されており、表面及び裏面の
接続端子のそれぞれは必要に応じ電気的に導通してお
り、該回路基板の裏面の接続端子と次段の回路基板表面
の接続端子同士がはんだバンプで電気的に接続されてい
るＢＧＡ積層半導体モジュールにおいて、該接続端子の
一部は接続端子の面積を大きくすることにより信頼性を
向上させたことを特徴とするものである。
【０００９】上記の本発明のＢＧＡ積層半導体モジュー
ルは、信頼性試験において不良になる箇所は一定の場所
に生じることを見出し、その箇所の接続端子の面積を大
きくすることにより、信頼性の向上を達成したものであ
る。
ルは、信頼性試験において不良になる箇所は一定の場所
に生じることを見出し、その箇所の接続端子の面積を大
きくすることにより、信頼性の向上を達成したものであ
る。
【００１０】更に、半導体チップを搭載した回路基板の
複数個を重ね合わせるように配置し、該回路基板の表面
及び裏面には複数の接続端子が形成されており、表面及
び裏面の接続端子はそれぞれ必要に応じ電気的に導通し
ており、該回路基板の裏面の接続端子と次段の回路基板
表面の接続端子同士がはんだバンプで電気的に接続され
ているＢＧＡ積層半導体モジュールにおいて、上記回路
基板の裏面と次段の回路基板の表面上にダミーの接続端
子を形成し、かつ該ダミーの接続端子同士をはんだバン
プで接続して信頼性を向上させたことを特徴とするもの
である。
複数個を重ね合わせるように配置し、該回路基板の表面
及び裏面には複数の接続端子が形成されており、表面及
び裏面の接続端子はそれぞれ必要に応じ電気的に導通し
ており、該回路基板の裏面の接続端子と次段の回路基板
表面の接続端子同士がはんだバンプで電気的に接続され
ているＢＧＡ積層半導体モジュールにおいて、上記回路
基板の裏面と次段の回路基板の表面上にダミーの接続端
子を形成し、かつ該ダミーの接続端子同士をはんだバン
プで接続して信頼性を向上させたことを特徴とするもの
である。
【００１１】上記のＢＧＡ積層半導体モジュールは、ダ
ミーの接続端子に接続不良を発生させ、信頼性の向上を
図ったものである。
ミーの接続端子に接続不良を発生させ、信頼性の向上を
図ったものである。
【００１２】
【発明の実施の形態】図４（ａ）、（ｂ）に示す２段ス
タック及び４段スタックのＢＧＡ積層半導体モジュール
の温度サイクル試験を行った。
タック及び４段スタックのＢＧＡ積層半導体モジュール
の温度サイクル試験を行った。
【００１３】半導体モジュール単体の構造を図５
（ａ）、（ｂ）、（ｃ）に示す。図５（ａ）は半導体モ
ジュール単体の表面の平面図、（ｂ）は図５（ａ）のｗ
−ｗ断面図を、（ｃ）は半導体モジュール単体の裏面の
平面図を示すものである。
（ａ）、（ｂ）、（ｃ）に示す。図５（ａ）は半導体モ
ジュール単体の表面の平面図、（ｂ）は図５（ａ）のｗ
−ｗ断面図を、（ｃ）は半導体モジュール単体の裏面の
平面図を示すものである。
【００１４】モジュール単体の大きさは、１１ｍｍ角
で、厚みはＭａｘ０．５ｍｍである。回路基板２はエポ
キシ系レジンを使用した。封止材１はエポキシ系の樹脂
を用いた。半導体チップのバンプ（図示しない）と回路
基板のアウターリード（図示しない）との電気的な接続
はワイヤーボンディング４で行った。パッケージ間の接
合はＳｎ６３／Ｐｂ共結晶ハンダに若干の添加元素を加
えた高強度はんだバンプ５を用いた。接続端子は０．５
ｍｍピッチ２列配置の１６０ピンであり、接続端子の面
積は０．０４９ｍｍ２（φ０．２５ｍｍ）とした。４段
に積層したパッケージ高さはＭａｘ１．４ｍｍである。
温度サイクル条件は−５５℃（２５ｍｉｎ）／室温（５
ｍｉｎ）／１２５℃（２５ｍｉｎ）である。
で、厚みはＭａｘ０．５ｍｍである。回路基板２はエポ
キシ系レジンを使用した。封止材１はエポキシ系の樹脂
を用いた。半導体チップのバンプ（図示しない）と回路
基板のアウターリード（図示しない）との電気的な接続
はワイヤーボンディング４で行った。パッケージ間の接
合はＳｎ６３／Ｐｂ共結晶ハンダに若干の添加元素を加
えた高強度はんだバンプ５を用いた。接続端子は０．５
ｍｍピッチ２列配置の１６０ピンであり、接続端子の面
積は０．０４９ｍｍ２（φ０．２５ｍｍ）とした。４段
に積層したパッケージ高さはＭａｘ１．４ｍｍである。
温度サイクル条件は−５５℃（２５ｍｉｎ）／室温（５
ｍｉｎ）／１２５℃（２５ｍｉｎ）である。
【００１５】上記の条件で、図４（ａ）の４段スタック
のＢＧＡ積層半導体モジュールを６０個作成し、温度サ
イクル試験を行った結果、１０００サイクルで導通不良
になったサンプルの不良解析を行った結果、破断箇所
は、各段ともほぼ一定しており、図３の如く、２列配置
はんだバンプの内側列中央部の５個で発生することを発
見した。
のＢＧＡ積層半導体モジュールを６０個作成し、温度サ
イクル試験を行った結果、１０００サイクルで導通不良
になったサンプルの不良解析を行った結果、破断箇所
は、各段ともほぼ一定しており、図３の如く、２列配置
はんだバンプの内側列中央部の５個で発生することを発
見した。
【００１６】（実施例１）図１（ａ）、（ｂ）、（ｃ）
は、本発明のＢＧＡ積層半導体モジュールのモジュール
単体での表面平面図、断面図、裏面平面図をそれぞれ示
すものである。
は、本発明のＢＧＡ積層半導体モジュールのモジュール
単体での表面平面図、断面図、裏面平面図をそれぞれ示
すものである。
【００１７】同図において、面積を大きくした表面接続
端子７と裏面接続端子９は、図３（ａ）、（ｂ）、
（ｃ）に示す表面の接続不良端子１２と裏面の接続不良
端子１３と対応し、図１の面積を大きくした表面接続端
子７と裏面接続端子９のそれぞれは図３の表面の接続不
良端子１２と裏面の接続不良端子１３のそれぞれよりも
面積を２０％以上大きくしたものであり、その他の条件
は図３と条件と同じにし、４段スタックのＢＧＡ積層半
導体モジュールを作成し、温度サイクル試験（温度サイ
クル条件は上記の条件と同じ）を行った。
端子７と裏面接続端子９は、図３（ａ）、（ｂ）、
（ｃ）に示す表面の接続不良端子１２と裏面の接続不良
端子１３と対応し、図１の面積を大きくした表面接続端
子７と裏面接続端子９のそれぞれは図３の表面の接続不
良端子１２と裏面の接続不良端子１３のそれぞれよりも
面積を２０％以上大きくしたものであり、その他の条件
は図３と条件と同じにし、４段スタックのＢＧＡ積層半
導体モジュールを作成し、温度サイクル試験（温度サイ
クル条件は上記の条件と同じ）を行った。
【００１８】その結果、１０００サイクルで不良は発生
しなくなった。
しなくなった。
【００１９】（実施例２）図２（ａ）、（ｂ）、（ｃ）
は、他の本発明のＢＧＡ積層半導体モジュール単体での
表面平面図、断面図、裏面平面図をそれぞれ示すもので
ある。
は、他の本発明のＢＧＡ積層半導体モジュール単体での
表面平面図、断面図、裏面平面図をそれぞれ示すもので
ある。
【００２０】同図に示す如く、接続端子の内側の３列目
にダミー表面接続端子１０とダミー裏面接続端子１１を
形成し、表面接続端子６と裏面接続端子８及びダミー表
面接続端子１０とダミー裏面接続端子１１のそれぞれを
はんだバンプで接続した４段のＰＧＡ積層モジュールを
作成し、温度サイクル試験（温度サイクル条件は上記と
同じ）を行った結果、１０００サイクルで不良が発生し
たのは、ダミー電極の中央部のダミー接続端子に発生
し、１、２列の接続端子には不良が発生しなくなった。
にダミー表面接続端子１０とダミー裏面接続端子１１を
形成し、表面接続端子６と裏面接続端子８及びダミー表
面接続端子１０とダミー裏面接続端子１１のそれぞれを
はんだバンプで接続した４段のＰＧＡ積層モジュールを
作成し、温度サイクル試験（温度サイクル条件は上記と
同じ）を行った結果、１０００サイクルで不良が発生し
たのは、ダミー電極の中央部のダミー接続端子に発生
し、１、２列の接続端子には不良が発生しなくなった。
【００２１】図２において、ダミー表面接続端子１０と
ダミー裏面接続端子１１はそれぞれ１２個であるが、そ
れ以上形成しても、同様な効果はある。
ダミー裏面接続端子１１はそれぞれ１２個であるが、そ
れ以上形成しても、同様な効果はある。
【００２２】上記の実施例１、２において、表面接続端
子６、裏面接続端子８の面積は０．０１１３４ｍｍ
２（φ０．１８ｍｍ以上）以上あることが最低限の信頼
性を確保するうえ望ましい。それ以下になると接続面積
が小さくなることによるはんだバンプとのはがれ強度が
弱くなり、それに伴って信頼性の確保ができなくなって
しまう。
子６、裏面接続端子８の面積は０．０１１３４ｍｍ
２（φ０．１８ｍｍ以上）以上あることが最低限の信頼
性を確保するうえ望ましい。それ以下になると接続面積
が小さくなることによるはんだバンプとのはがれ強度が
弱くなり、それに伴って信頼性の確保ができなくなって
しまう。
【００２３】また、表面接続端子６、裏面接続端子８の
面積は同じであることが、より信頼性の確保するの意味
で望ましい。多端子化により接続端子ピッチが小さくな
ると、表面接続端子６と裏面接続端子８の面積が等しい
時に、接続端子面積が最大になるからである。
面積は同じであることが、より信頼性の確保するの意味
で望ましい。多端子化により接続端子ピッチが小さくな
ると、表面接続端子６と裏面接続端子８の面積が等しい
時に、接続端子面積が最大になるからである。
【００２４】
【発明の効果】本発明のＢＧＡ積層半導体モジュール
は、半導体チップを搭載した回路基板の複数個を所定の
間隔で重ね合わせるように配置し、該回路基板の表面及
び裏面には複数の接続端子が形成されており、表面及び
裏面の接続端子はそれぞれ必要に応じ電気的に導通して
おり、該回路基板の裏面の接続端子と次段の回路基板表
面の接続端子同士がはんだバンプで電気的に接続されて
おり、温度サイクル試験において不良になる箇所は一定
であることを見出し、その箇所の接続端子の面積を大き
くすることにより、信頼性の向上を達成したものであ
る。
は、半導体チップを搭載した回路基板の複数個を所定の
間隔で重ね合わせるように配置し、該回路基板の表面及
び裏面には複数の接続端子が形成されており、表面及び
裏面の接続端子はそれぞれ必要に応じ電気的に導通して
おり、該回路基板の裏面の接続端子と次段の回路基板表
面の接続端子同士がはんだバンプで電気的に接続されて
おり、温度サイクル試験において不良になる箇所は一定
であることを見出し、その箇所の接続端子の面積を大き
くすることにより、信頼性の向上を達成したものであ
る。
【００２５】更に、本発明のＢＧＡ積層半導体モジュー
ルは、半導体チップを搭載した回路基板の複数個を重ね
合わせるように配置し、該回路基板の表面及び裏面には
複数の接続端子が形成されており、表面及び裏面の接続
端子のそれぞれは必要に応じ電気的に導通しており、前
段の回路基板裏面の接続端子と次段の回路基板表面の接
続端子同士がはんだバンプで電気的に接続されており、
上記回路基板の裏面と次段の回路基板の表面上にダミー
の接続端子を形成し、かつ該ダミーの接続端子同士をは
んだバンプで接続して信頼性の向上を図ったものであ
る。
ルは、半導体チップを搭載した回路基板の複数個を重ね
合わせるように配置し、該回路基板の表面及び裏面には
複数の接続端子が形成されており、表面及び裏面の接続
端子のそれぞれは必要に応じ電気的に導通しており、前
段の回路基板裏面の接続端子と次段の回路基板表面の接
続端子同士がはんだバンプで電気的に接続されており、
上記回路基板の裏面と次段の回路基板の表面上にダミー
の接続端子を形成し、かつ該ダミーの接続端子同士をは
んだバンプで接続して信頼性の向上を図ったものであ
る。
【図１】（ａ）本発明のＢＧＡ積層半導体モジュール
で、各半導体モジュールの接続端子の面積を大きくした
箇所を示す半導体チップ搭載回路基板の表面平面図を示
す。 （ｂ）
で、各半導体モジュールの接続端子の面積を大きくした
箇所を示す半導体チップ搭載回路基板の表面平面図を示
す。 （ｂ）
【図１】（ａ）ｘ−ｘ断面図を示す。
（ｃ）本発明のＢＧＡ積層半導体モジュールで、各半導
体モジュールの接続端子の面積を大きくした箇所を示す
半導体チップ搭載回路基板の裏面平面図を示す。
体モジュールの接続端子の面積を大きくした箇所を示す
半導体チップ搭載回路基板の裏面平面図を示す。
【図２】（ａ）本発明のＢＧＡ積層半導体モジュール
で、各半導体モジュールにダミーの接続端子を設けた箇
所を示す半導体チップ搭載回路基板の表面平面図を示
す。 （ｂ）
で、各半導体モジュールにダミーの接続端子を設けた箇
所を示す半導体チップ搭載回路基板の表面平面図を示
す。 （ｂ）
【図２】（ａ）のｙ−ｙ断面図を示す。
（ｃ）本発明のＢＧＡ積層半導体モジュールで、各半導
体モジュールにダミーの接続端子を設けた箇所を示す半
導体チップ搭載回路基板の裏面平面図を示す。
体モジュールにダミーの接続端子を設けた箇所を示す半
導体チップ搭載回路基板の裏面平面図を示す。
【図３】（ａ）２段スタック、４段スタックのＢＧＡ積
層半導体モジュールの熱サイクル試験で、接続不良が発
生する接続端子の位置を示す半導体チップ搭載回路基板
の表面平面図を示す。 （ｂ）
層半導体モジュールの熱サイクル試験で、接続不良が発
生する接続端子の位置を示す半導体チップ搭載回路基板
の表面平面図を示す。 （ｂ）
【図３】（ａ）のｚ−ｚ断面図を示す。
（ｃ）２段スタック、４段スタックのＢＧＡ積層半導体
モジュールの熱サイクル試験で、接続不良が発生する接
続端子の位置を示す半導体チップ搭載回路基板の裏面平
面図を示す。
モジュールの熱サイクル試験で、接続不良が発生する接
続端子の位置を示す半導体チップ搭載回路基板の裏面平
面図を示す。
【図４】（ａ）２段スタックのＢＧＡ積層半導体モジュ
ールの断面図を示す。 （ｂ）４段スタックのＢＧＡ積層半導体モジュールの断
面図を示す。 （ｃ）マザーボード付４段スタックのＢＧＡ積層半導体
モジュールの断面図を示す。
ールの断面図を示す。 （ｂ）４段スタックのＢＧＡ積層半導体モジュールの断
面図を示す。 （ｃ）マザーボード付４段スタックのＢＧＡ積層半導体
モジュールの断面図を示す。
【図５】（ａ）ＢＧＡ積層半導体モジュールの半導体モ
ジュール単体の表面平面図を示す。 （ｂ）
ジュール単体の表面平面図を示す。 （ｂ）
【図５】（ａ）のｗ−ｗ断面図を示す。
（ｃ）ＢＧＡ積層半導体モジュールの半導体モジュール
単体の裏面平面図を示す。
単体の裏面平面図を示す。
１ 封止材
２ 回路基板
３ 半導体チップ
４ ワイヤーボンディング
５ はんだバンプ
６ 表面接続端子
７ 面積を大きくした表面接続端子
８ 裏面接続端子
９ 面積を大きくした裏面接続端子
１０ ダミー表面接続端子
１１ ダミー裏面接続端子
１２ 接続不良の表面接続端子
１３ 接続不良の裏面接続端子
１４ マザーボード
Claims (2)
- 【請求項１】半導体チップを搭載した回路基板の複数個
を所定の間隔で重ね合わせるように配置し、該回路基板
の表面及び裏面には複数の接続端子が形成されており、
表面及び裏面の接続端子のそれぞれは必要に応じ電気的
に導通しており、該回路基板の裏面の接続端子と次段の
回路基板表面の接続端子同士がはんだバンプで電気的に
接続されているＢＧＡ積層半導体モジュールにおいて、
該接続端子の一部は接続端子の面積を大きくすることに
より信頼性を向上させたことを特徴とするＢＧＡ積層半
導体モジュール。 - 【請求項２】半導体チップを搭載した回路基板の複数個
を重ね合わせるように配置し、該回路基板の表面及び裏
面には複数の接続端子が形成されており、表面及び裏面
の接続端子はそれぞれ必要に応じ電気的に導通してお
り、該回路基板の裏面の接続端子と次段の回路基板表面
の接続端子同士がはんだバンプで電気的に接続されてい
るＢＧＡ積層半導体モジュールにおいて、上記回路基板
の裏面と次段の回路基板の表面上にダミーの接続端子を
形成し、かつ該ダミーの接続端子同士をはんだバンプで
接続して信頼性を向上させたことを特徴とするＢＧＡ積
層半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001355388A JP2003124439A (ja) | 2001-10-17 | 2001-10-17 | Ｂｇａ積層半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001355388A JP2003124439A (ja) | 2001-10-17 | 2001-10-17 | Ｂｇａ積層半導体モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003124439A true JP2003124439A (ja) | 2003-04-25 |
Family
ID=19167101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001355388A Pending JP2003124439A (ja) | 2001-10-17 | 2001-10-17 | Ｂｇａ積層半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003124439A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006097973A1 (ja) * | 2005-03-11 | 2006-09-21 | Micronics Japan Co., Ltd. | Ｉｃキャリア，ｉｃソケット及びｉｃデバイスの試験方法 |
| US7282791B2 (en) | 2004-07-09 | 2007-10-16 | Elpida Memory, Inc. | Stacked semiconductor device and semiconductor memory module |
-
2001
- 2001-10-17 JP JP2001355388A patent/JP2003124439A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7282791B2 (en) | 2004-07-09 | 2007-10-16 | Elpida Memory, Inc. | Stacked semiconductor device and semiconductor memory module |
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| DE112005003496T5 (de) | 2005-03-11 | 2008-07-17 | Micronics Japan Co., Ltd., Musashino | IC Träger, IC Fassung und Verfahren zum Testen einer IC Vorrichtung |
| US7884630B2 (en) | 2005-03-11 | 2011-02-08 | Micronics Japan Co., Ltd. | IC carrie, IC socket and method for testing IC device |
| KR101117789B1 (ko) | 2005-03-11 | 2012-03-13 | 가부시끼가이샤 니혼 마이크로닉스 | Ｉｃ 캐리어, ｉｃ 소켓트 및 ｉｃ 디바이스의 시험방법 |
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