JPH05121488A - ベアチツプ実装基板 - Google Patents
ベアチツプ実装基板Info
- Publication number
- JPH05121488A JPH05121488A JP27814291A JP27814291A JPH05121488A JP H05121488 A JPH05121488 A JP H05121488A JP 27814291 A JP27814291 A JP 27814291A JP 27814291 A JP27814291 A JP 27814291A JP H05121488 A JPH05121488 A JP H05121488A
- Authority
- JP
- Japan
- Prior art keywords
- chip mounting
- land
- chip
- bare chip
- bare
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 フリップチップ実装工法で従来より作業性の
問題があったリペア作業を容易とする。 【構成】 ベアチップ１をフェイスダウン状にはんだ接
続する構造のモジュールに使用する基板２であって、基
板２側のチップ搭載位置に通常作業用ランド３と、この
ランド３に隣接する位置に予備ランド４を設けている。
問題があったリペア作業を容易とする。 【構成】 ベアチップ１をフェイスダウン状にはんだ接
続する構造のモジュールに使用する基板２であって、基
板２側のチップ搭載位置に通常作業用ランド３と、この
ランド３に隣接する位置に予備ランド４を設けている。
Description
【０００１】
【産業上の利用分野】本発明はベアチップ実装、とりわ
けフリップチップ実装に使用するベアチップ実装基板に
関するものである。
けフリップチップ実装に使用するベアチップ実装基板に
関するものである。
【０００２】
【従来の技術】各種電子機器の小型、軽量化が進むなか
で、半導体デバイスの実装も、パッケージの表面実装
化、薄形化とともに、ベアチップ（パッケージされてい
ないチップ）を直接基板に搭載する実装方法の開発も進
められている。
で、半導体デバイスの実装も、パッケージの表面実装
化、薄形化とともに、ベアチップ（パッケージされてい
ないチップ）を直接基板に搭載する実装方法の開発も進
められている。
【０００３】ベアチップの直接実装には、現在ワイヤボ
ンディング法、ＴＡＢ（ＴａｐｕＡｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）法、フリップチップ（フェイスダウン
ボンデングのうち半導体チップ上の表面電極を絶縁基板
またはパッケージの配線用電極に直接接続する）法が知
られているが、中でもフリップチップ法は実装占有面積
が極めて小さく高密度実装には有力な実装形態である。
ンディング法、ＴＡＢ（ＴａｐｕＡｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）法、フリップチップ（フェイスダウン
ボンデングのうち半導体チップ上の表面電極を絶縁基板
またはパッケージの配線用電極に直接接続する）法が知
られているが、中でもフリップチップ法は実装占有面積
が極めて小さく高密度実装には有力な実装形態である。
【０００４】しかしながら、ベアチップ実装に共通する
問題は、従来の単品毎にパッケージされたＩＣで実施さ
れているバーンイン（固有欠陥のある半導体デバイスを
除くために行なわれるスクリーニング試験の一種）がチ
ップ状態で行なうことが困難であるため、ベアチップを
基板に搭載しモジュールあるいはセットの状態でバーン
イン相当のスクリーニング工程を設け、不良チップをリ
ペアせざるを得ない点にあり、ベアチップ実装でのリペ
ア作業は避け難い問題である。
問題は、従来の単品毎にパッケージされたＩＣで実施さ
れているバーンイン（固有欠陥のある半導体デバイスを
除くために行なわれるスクリーニング試験の一種）がチ
ップ状態で行なうことが困難であるため、ベアチップを
基板に搭載しモジュールあるいはセットの状態でバーン
イン相当のスクリーニング工程を設け、不良チップをリ
ペアせざるを得ない点にあり、ベアチップ実装でのリペ
ア作業は避け難い問題である。
【０００５】フリップチップ実装におけるベアチップの
リペアは不良チップを局部加熱し、基板よりとりはずし
た後、基板側ランドを整形し、基板側あるいはチップ側
に新たにはんだを供給した後、新チップをマウントしリ
フローしている。
リペアは不良チップを局部加熱し、基板よりとりはずし
た後、基板側ランドを整形し、基板側あるいはチップ側
に新たにはんだを供給した後、新チップをマウントしリ
フローしている。
【０００６】
【発明が解決しようとする課題】しかしながら、複数個
のベアチップが近接した位置に実装されたマルチチップ
モジュールの場合、近接した良品チップに影響をおよぼ
すことなく、不良チップ除去後のランドを整形したり、
新たにはんだを供給する作業は困難であり、リペア作業
性向上の阻害要因となっていた。
のベアチップが近接した位置に実装されたマルチチップ
モジュールの場合、近接した良品チップに影響をおよぼ
すことなく、不良チップ除去後のランドを整形したり、
新たにはんだを供給する作業は困難であり、リペア作業
性向上の阻害要因となっていた。
【０００７】本発明は、ベアチップ実装のうち、とりわ
けフリップチップ実装において、作業性のよいリペア作
業を可能とするベアチップ実装基板を提供することを目
的とするものである。
けフリップチップ実装において、作業性のよいリペア作
業を可能とするベアチップ実装基板を提供することを目
的とするものである。
【０００８】
【課題を解決するための手段】本発明のベアチップ実装
基板は、ベアチップをフェイスダウン状にはんだ接続す
る構造のモジュールに使用する基板であって、基板側の
チップ搭載位置に通常作業用ランドと、このランドに隣
接する位置に予備ランドを設けている。
基板は、ベアチップをフェイスダウン状にはんだ接続す
る構造のモジュールに使用する基板であって、基板側の
チップ搭載位置に通常作業用ランドと、このランドに隣
接する位置に予備ランドを設けている。
【０００９】
【作用】本発明は、基板のランドに通常作業用のランド
とそれに隣接しズレた位置にリペア用の予備ランドを設
けることでリペアの作業性が大幅に向上する。
とそれに隣接しズレた位置にリペア用の予備ランドを設
けることでリペアの作業性が大幅に向上する。
【００１０】
【実施例】以下に本発明による基板を用いたフリップチ
ップ実装におけるリペア作業方法を図を用いて説明す
る。
ップ実装におけるリペア作業方法を図を用いて説明す
る。
【００１１】図１は、フリップチップ実装を説明する斜
視図、図２は、ベアチップ実装基板のチップ搭載部拡大
図である。図において１はベアチップであって、このベ
アチップ１には突起電極（バンプ）1Aが、メッキ法、蒸
着法、ボールボンディング法などの方法により、あらか
じめ形成されている。他方、ベアチップ実装基板２には
チップ搭載位置にチップ側バンプ1Aと対応するように通
常作業用ランド（通常ランド）３を配し、さらに通常の
搭載位置からわずかにズラした位置にも搭載可能なよう
に予備ランド４を配する。なお、通常作業用、リペア作
業用の各ランド3,4 は図２に示す如く、回路接続されて
いる。
視図、図２は、ベアチップ実装基板のチップ搭載部拡大
図である。図において１はベアチップであって、このベ
アチップ１には突起電極（バンプ）1Aが、メッキ法、蒸
着法、ボールボンディング法などの方法により、あらか
じめ形成されている。他方、ベアチップ実装基板２には
チップ搭載位置にチップ側バンプ1Aと対応するように通
常作業用ランド（通常ランド）３を配し、さらに通常の
搭載位置からわずかにズラした位置にも搭載可能なよう
に予備ランド４を配する。なお、通常作業用、リペア作
業用の各ランド3,4 は図２に示す如く、回路接続されて
いる。
【００１２】次に、フリップチップの通常の実装作業お
よびリペア作業を説明する。ベアチップ実装基板２の通
常ランド３および予備ランド４ともに印刷法あるいはメ
ッキ法などの手段により定量のはんだを供給する。
よびリペア作業を説明する。ベアチップ実装基板２の通
常ランド３および予備ランド４ともに印刷法あるいはメ
ッキ法などの手段により定量のはんだを供給する。
【００１３】通常作業ではチップ１のバンプ1Aとベアチ
ップ実装基板２側の通常ランド４を位置合せした状態で
チップ１を基板２上にフェイスダウン状態でマウント
し、リフローによりチップを基板２上にはんだ付する。
この後、スクリーニング、検査工程を経て、不良チップ
を検出し、不良チップは局部加熱により、はんだを溶融
しとり除く。チップ１を除去した通常ランド３は、凹凸
やはんだ量が不均一になるため、このままでは使用でき
ない。
ップ実装基板２側の通常ランド４を位置合せした状態で
チップ１を基板２上にフェイスダウン状態でマウント
し、リフローによりチップを基板２上にはんだ付する。
この後、スクリーニング、検査工程を経て、不良チップ
を検出し、不良チップは局部加熱により、はんだを溶融
しとり除く。チップ１を除去した通常ランド３は、凹凸
やはんだ量が不均一になるため、このままでは使用でき
ない。
【００１４】リペア作業では、新チップを該当搭載箇所
の予備ランド４に位置合せし、リフローによりはんだ接
続する。予備ランド４は、チップ取りはずしの影響は受
けておらず、整形や新たにはんだ供給する必要はない。
の予備ランド４に位置合せし、リフローによりはんだ接
続する。予備ランド４は、チップ取りはずしの影響は受
けておらず、整形や新たにはんだ供給する必要はない。
【００１５】図３は通常作業とリペア作業のチップ搭載
状態を示すもので、(A) は通常作業のチップ搭載状態、
(B) はリペア作業のチップ搭載状況である。５は通常作
業におけるチップ外形を示し、６はリペア作業における
チップ外形を示す。
状態を示すもので、(A) は通常作業のチップ搭載状態、
(B) はリペア作業のチップ搭載状況である。５は通常作
業におけるチップ外形を示し、６はリペア作業における
チップ外形を示す。
【００１６】以上のように、基板２に通常作業用のラン
ド３とそれに隣接しズレた位置にリペア用の予備ランド
４を設けることでリペアの作業がやりやすくなる。
ド３とそれに隣接しズレた位置にリペア用の予備ランド
４を設けることでリペアの作業がやりやすくなる。
【００１７】
【発明の効果】本発明のベアチップ実装基板により、フ
リップチップ実装工法で従来より、作業性に問題のあっ
たリペア作業が容易になり、作業性の大幅な向上が図れ
る。
リップチップ実装工法で従来より、作業性に問題のあっ
たリペア作業が容易になり、作業性の大幅な向上が図れ
る。
【図１】フリップチップ実装法を示す斜視図である。
【図２】本発明におけるベアチップ実装基板のチップ搭
載部拡大図である。
載部拡大図である。
【図３】(A) は、通常作業におけるチップ搭載状態、
(B) はリペア作業におけるチップ搭載状態を示す。
(B) はリペア作業におけるチップ搭載状態を示す。
１ ベアチップ ２ ベアチップ実装基板 ３ 通常作業用ランド ４ 予備ランド
Claims (1)
- 【請求項１】 ベアチップをフェイスダウン状にはんだ
接続する構造のモジュールに使用する基板であって、基
板側のチップ搭載位置に通常作業用ランドと、このラン
ドに隣接する位置に予備ランドを設けたベアチップ実装
基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27814291A JPH05121488A (ja) | 1991-10-25 | 1991-10-25 | ベアチツプ実装基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27814291A JPH05121488A (ja) | 1991-10-25 | 1991-10-25 | ベアチツプ実装基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121488A true JPH05121488A (ja) | 1993-05-18 |
Family
ID=17593173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27814291A Pending JPH05121488A (ja) | 1991-10-25 | 1991-10-25 | ベアチツプ実装基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121488A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0714123A2 (en) | 1994-11-22 | 1996-05-29 | Sharp Kabushiki Kaisha | A semiconductor device, a semiconductor device-mounted apparatus, and a method for replacing the semiconductor device |
| US6013953A (en) * | 1997-01-16 | 2000-01-11 | Nec Corporation | Semiconductor device with improved connection reliability |
| JP2010010611A (ja) * | 2008-06-30 | 2010-01-14 | Toshiba Corp | プリント回路板及び電子機器 |
-
1991
- 1991-10-25 JP JP27814291A patent/JPH05121488A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0714123A2 (en) | 1994-11-22 | 1996-05-29 | Sharp Kabushiki Kaisha | A semiconductor device, a semiconductor device-mounted apparatus, and a method for replacing the semiconductor device |
| US5726501A (en) * | 1994-11-22 | 1998-03-10 | Sharp Kabushiki Kaisha | Semiconductor device having a solder drawing layer |
| US6013953A (en) * | 1997-01-16 | 2000-01-11 | Nec Corporation | Semiconductor device with improved connection reliability |
| JP2010010611A (ja) * | 2008-06-30 | 2010-01-14 | Toshiba Corp | プリント回路板及び電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6740980B2 (en) | Semiconductor device | |
| US6001493A (en) | Substrate for transferring bumps and method of use | |
| US10037966B2 (en) | Semiconductor device and manufacturing method therefor | |
| US7387910B2 (en) | Method of bonding solder pads of flip-chip package | |
| JPH09232373A (ja) | 半導体装置 | |
| EP0852395B1 (en) | Method of multiplexed joining of solder bumps to a substrate during assembly of an integrated circuit package | |
| JP2802605B2 (ja) | ダミーボールを用いたｂｇａ半導体パッケージ及びその補修方法 | |
| JPH06124953A (ja) | 半導体装置のバンプ形成方法 | |
| JPH05121488A (ja) | ベアチツプ実装基板 | |
| JPH08213413A (ja) | シリコン素子のはんだ付け方法 | |
| JP3257011B2 (ja) | 半導体装置の組立方法 | |
| JPH0645402A (ja) | 配線基板の接続方法及び配線基板 | |
| JPH0243748A (ja) | Ｉｃチップ実装方法 | |
| JPH01256141A (ja) | 半田付け方法 | |
| JP3175786B2 (ja) | フリップチップの実装方法 | |
| JP3270233B2 (ja) | 半導体装置 | |
| JP3239071B2 (ja) | ボール・グリッド・アレイ（ｂｇａ）とその製造方法および電子装置 | |
| JPH02106943A (ja) | 半導体集積回路の実装構造 | |
| JP3119245B2 (ja) | ウェハ検査用補助プローブカード及びウェハ検査方法 | |
| Luthra | Process challenges and solutions for embedding Chip-On-Board into mainstream SMT assembly | |
| KR19980054911A (ko) | 핀 그리드 어레이 타입의 칩 스케일 반도체 패키지의 구조 및 제조방법 | |
| JP3163707B2 (ja) | 配線基板 | |
| JPH02295144A (ja) | 集積回路 | |
| JPH06275628A (ja) | Ｃｃｂバンプ形成用部品及びこれを用いた半導体装置の製造方法 | |
| JP2001085832A (ja) | 電子部品実装構造とその実装方法 |