JPH06275628A - Ｃｃｂバンプ形成用部品及びこれを用いた半導体装置の製造方法 - Google Patents
Ｃｃｂバンプ形成用部品及びこれを用いた半導体装置の製造方法Info
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- JPH06275628A JPH06275628A JP5760193A JP5760193A JPH06275628A JP H06275628 A JPH06275628 A JP H06275628A JP 5760193 A JP5760193 A JP 5760193A JP 5760193 A JP5760193 A JP 5760193A JP H06275628 A JPH06275628 A JP H06275628A
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Abstract
(57)【要約】
【目的】 無駄を生じさせることなく、かつ半導体ウェ
ハのサイズや形状によらず、はんだバンプをＬＳＩに形
成することができるようにする。 【構成】 半導体チップのＢＬＭへ転写可能な状態にし
て、半導体チップのＢＬＭの各々に対応した配置及び数
量のはんだバンプ７を、表面にＳｉＯ2 層６の設けられ
たＳｉ基板５上に形成する。
ハのサイズや形状によらず、はんだバンプをＬＳＩに形
成することができるようにする。 【構成】 半導体チップのＢＬＭへ転写可能な状態にし
て、半導体チップのＢＬＭの各々に対応した配置及び数
量のはんだバンプ７を、表面にＳｉＯ2 層６の設けられ
たＳｉ基板５上に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップ上にはん
だ電極を形成する技術、特に、はんだを無駄なく使用す
るために用いて効果のある技術に関するものである。
だ電極を形成する技術、特に、はんだを無駄なく使用す
るために用いて効果のある技術に関するものである。
【０００２】
【従来の技術】はんだバンプ電極を半導体チップ（ＬＳ
Ｉ）上に形成する場合、従来、メタルマスク法またはリ
フトオフ法を用い、半導体チップ上に直接的に設けてい
る。はんだバンプの形成においては、真空蒸着装置を用
いた蒸着が用いられる。また、バッチ処理を行うため、
はんだバンプは半導体チップのダイシング前のウェハ状
態で作成している。
Ｉ）上に形成する場合、従来、メタルマスク法またはリ
フトオフ法を用い、半導体チップ上に直接的に設けてい
る。はんだバンプの形成においては、真空蒸着装置を用
いた蒸着が用いられる。また、バッチ処理を行うため、
はんだバンプは半導体チップのダイシング前のウェハ状
態で作成している。
【０００３】
【発明が解決しようとする課題】本発明者の検討によれ
ば、半導体ウェハの状態ではんだバンプを形成する従来
技術は、はんだバンプの形成の際、ＬＳＩ自体がはんだ
バンプ形成工程を通るため、スループットが長くなると
いう問題がある。また、半導体ウェハの状態ではんだバ
ンプを形成した場合、半導体ウェハの良品及び不良品の
双方にはんだバンプを設けることになり、不良品に対す
るはんだバンプが無駄に消費される。
ば、半導体ウェハの状態ではんだバンプを形成する従来
技術は、はんだバンプの形成の際、ＬＳＩ自体がはんだ
バンプ形成工程を通るため、スループットが長くなると
いう問題がある。また、半導体ウェハの状態ではんだバ
ンプを形成した場合、半導体ウェハの良品及び不良品の
双方にはんだバンプを設けることになり、不良品に対す
るはんだバンプが無駄に消費される。
【０００４】この種の目的に使用されるはんだバンプの
材料は、低α線はんだと呼ばれる高純度の〔Ｐｂ＋Ｓ
ｎ〕のはんだであり、その価格も高いことから無駄な使
用は製品コストを上げることになる。
材料は、低α線はんだと呼ばれる高純度の〔Ｐｂ＋Ｓ
ｎ〕のはんだであり、その価格も高いことから無駄な使
用は製品コストを上げることになる。
【０００５】また、真空蒸着装置を必要とするため、半
導体ウェハ（半導体基板）のサイズに限界があり、大型
の半導体ウェハにはんだバンプを形成しようとすると、
大型の真空蒸着装置を用いねばならない。
導体ウェハ（半導体基板）のサイズに限界があり、大型
の半導体ウェハにはんだバンプを形成しようとすると、
大型の真空蒸着装置を用いねばならない。
【０００６】そこで、本発明の目的は、はんだバンプを
半導体ウェハのサイズや形状によらず形成することが可
能な技術を提供することにある。
半導体ウェハのサイズや形状によらず形成することが可
能な技術を提供することにある。
【０００７】また、本発明の他の目的は、良品のＬＳＩ
にのみはんだバンプを形成し、はんだの節約が図れるよ
うにする技術を提供することにある。
にのみはんだバンプを形成し、はんだの節約が図れるよ
うにする技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
【００１０】すなわち、リフローにより反応層が形成さ
れない材料による基板上へ前記半導体チップの電極の各
々に対応した配置及び数量のはんだバンプを、前記電極
へ転写可能な状態にして設けるようにしている。
れない材料による基板上へ前記半導体チップの電極の各
々に対応した配置及び数量のはんだバンプを、前記電極
へ転写可能な状態にして設けるようにしている。
【００１１】
【作用】上記した手段によれば、リフローによって反応
層が形成されないようにした基板上に、半導体チップ側
の電極配置及び数量に対応したはんだバンプを設け、こ
れに対してリフローを行うことによって選別された良品
チップの電極上へ転写できるようにしている。したがっ
て、半導体ウェハのサイズや形状にかかわらずにはんだ
バンプの形成が可能になると共に、良品のＬＳＩにのみ
はんだバンプを形成できるようになる。さらに、バンプ
製造コストの低減及びバンプ形成時間の短縮が可能にな
り、はんだの節約及びスループットの向上が可能にな
る。
層が形成されないようにした基板上に、半導体チップ側
の電極配置及び数量に対応したはんだバンプを設け、こ
れに対してリフローを行うことによって選別された良品
チップの電極上へ転写できるようにしている。したがっ
て、半導体ウェハのサイズや形状にかかわらずにはんだ
バンプの形成が可能になると共に、良品のＬＳＩにのみ
はんだバンプを形成できるようになる。さらに、バンプ
製造コストの低減及びバンプ形成時間の短縮が可能にな
り、はんだの節約及びスループットの向上が可能にな
る。
【００１２】
【実施例１】図１は本発明によるＣＣＢ（Controlled C
ollapse Bonding ：突起電極）バンプ形成用部品の一実
施例を示す斜視図であり、図２はその側面図を示してい
る。また、図３はＢＬＭまでの加工が終了した半導体ウ
ェハを示す斜視図であり、本発明に係るはんだバンプの
実装対象になるものである。
ollapse Bonding ：突起電極）バンプ形成用部品の一実
施例を示す斜視図であり、図２はその側面図を示してい
る。また、図３はＢＬＭまでの加工が終了した半導体ウ
ェハを示す斜視図であり、本発明に係るはんだバンプの
実装対象になるものである。
【００１３】図３に示すように、半導体ウェハ１は多数
の半導体チップの各々に対するＢＬＭ（Ball Limiting
Metalization：下地電極) までの加工が終了している。
ＢＬＭは、内部配線を形成した半導体ウェハに電気絶縁
膜を被覆し、これに対してホトレジスト技術を用いて電
極用窓を開孔し、この部分に形成した多層金属（例え
ば、Ｃｒ／Ｃｕ／Ａｕ、Ｃｒ／Ｎｉ／Ａｕなど）を指し
ている。
の半導体チップの各々に対するＢＬＭ（Ball Limiting
Metalization：下地電極) までの加工が終了している。
ＢＬＭは、内部配線を形成した半導体ウェハに電気絶縁
膜を被覆し、これに対してホトレジスト技術を用いて電
極用窓を開孔し、この部分に形成した多層金属（例え
ば、Ｃｒ／Ｃｕ／Ａｕ、Ｃｒ／Ｎｉ／Ａｕなど）を指し
ている。
【００１４】半導体ウェハ１の全チップが良品であれば
申し分ないが、実際には良品ＬＳＩ２に混じって不良Ｌ
ＳＩ３（図３に示す斜線部分）が発生することは避けら
れない。従来は、この不良ＬＳＩ３に対しても、はんだ
バンプを設けていたが、不良ＬＳＩ３の数が多くなる
と、廃棄処分となる不良ＬＳＩ３に形成されるはんだバ
ンプは相当量になり、無視することはできない。
申し分ないが、実際には良品ＬＳＩ２に混じって不良Ｌ
ＳＩ３（図３に示す斜線部分）が発生することは避けら
れない。従来は、この不良ＬＳＩ３に対しても、はんだ
バンプを設けていたが、不良ＬＳＩ３の数が多くなる
と、廃棄処分となる不良ＬＳＩ３に形成されるはんだバ
ンプは相当量になり、無視することはできない。
【００１５】そこで、本発明では、不良ＬＳＩ３に対す
るはんだバンプを回収したりするのではなく、不良ＬＳ
Ｉ３には最初からはんだバンプを設けないようにしてい
る。具体的には、図１及び図２に示すＣＣＢバンプ形成
用部品を用い、良品ＬＳＩ２に対してのみはんだバンプ
を形成するようにしている。
るはんだバンプを回収したりするのではなく、不良ＬＳ
Ｉ３には最初からはんだバンプを設けないようにしてい
る。具体的には、図１及び図２に示すＣＣＢバンプ形成
用部品を用い、良品ＬＳＩ２に対してのみはんだバンプ
を形成するようにしている。
【００１６】ＣＣＢバンプ形成用部品４は、図２に示す
ように、片面にＳｉＯ2 層６が形成されたＳｉ基板５
と、ＬＳＩ側の電極配置間隔に合わせてＳｉ基板５の片
面に蒸着などを用いて形成される球状のはんだバンプ７
とから構成されている。真空蒸着などを用いＳｉＯ2 層
６上に形成したはんだバンプ７は、分子間力によって接
合している。
ように、片面にＳｉＯ2 層６が形成されたＳｉ基板５
と、ＬＳＩ側の電極配置間隔に合わせてＳｉ基板５の片
面に蒸着などを用いて形成される球状のはんだバンプ７
とから構成されている。真空蒸着などを用いＳｉＯ2 層
６上に形成したはんだバンプ７は、分子間力によって接
合している。
【００１７】Ｓｉ基板５は、入手容易で、かつ、はんだ
濡れの生じない基板である必要があり、この他の材料に
は石英ガラス、フィルムＣｒ膜の付いた基板などがあ
る。また、そのサイズとしては、半導体チップ１個分の
サイズに相当する大きさに加工される。さらに、はんだ
バンプ７には前記した低α線はんだが用いられる。
濡れの生じない基板である必要があり、この他の材料に
は石英ガラス、フィルムＣｒ膜の付いた基板などがあ
る。また、そのサイズとしては、半導体チップ１個分の
サイズに相当する大きさに加工される。さらに、はんだ
バンプ７には前記した低α線はんだが用いられる。
【００１８】次に、本発明によるＣＣＢバンプ形成用部
品のＬＳＩへの実装方法について、図４〜図７を参照し
て説明する。
品のＬＳＩへの実装方法について、図４〜図７を参照し
て説明する。
【００１９】まず、図３の状態においてペレット検査が
行われ、良品と不良品の選別が行われる。ついでダイシ
ングを行い、良品ＬＳＩ２に対してのみ、はんだバンプ
を形成する。図４に示すように、良品ＬＳＩ２に対し、
その表面に形成されているＢＬＭ８にはんだバンプ７を
位置合わせしてＣＣＢバンプ形成用部品４を対面配置す
る。この作業は、不活性ガス（例えば、窒素ガス）を導
入可能で、かつ、加熱が可能な雰囲気内で行う。
行われ、良品と不良品の選別が行われる。ついでダイシ
ングを行い、良品ＬＳＩ２に対してのみ、はんだバンプ
を形成する。図４に示すように、良品ＬＳＩ２に対し、
その表面に形成されているＢＬＭ８にはんだバンプ７を
位置合わせしてＣＣＢバンプ形成用部品４を対面配置す
る。この作業は、不活性ガス（例えば、窒素ガス）を導
入可能で、かつ、加熱が可能な雰囲気内で行う。
【００２０】ついで、図５に示すように、ＣＣＢバンプ
形成用部品４をＳｉ基板５に接近させ、はんだバンプ７
とＢＬＭ８を接触させる。さらに、図６に示すように、
リフローしてはんだバンプ７を溶融する。この際、はん
だの酸化膜を除去するためにフラックスを使用する場合
もある。ついで、図７に示すように、ＣＣＢバンプ形成
用部品４をＬＳＩ側から引き離すと、はんだバンプ７が
ＢＬＭ８上に残り、はんだバンプ７がＢＬＭ８上に転写
される。転写の完了したＬＳＩは、多層配線基板などに
はんだバンプ７を介して実装される。
形成用部品４をＳｉ基板５に接近させ、はんだバンプ７
とＢＬＭ８を接触させる。さらに、図６に示すように、
リフローしてはんだバンプ７を溶融する。この際、はん
だの酸化膜を除去するためにフラックスを使用する場合
もある。ついで、図７に示すように、ＣＣＢバンプ形成
用部品４をＬＳＩ側から引き離すと、はんだバンプ７が
ＢＬＭ８上に残り、はんだバンプ７がＢＬＭ８上に転写
される。転写の完了したＬＳＩは、多層配線基板などに
はんだバンプ７を介して実装される。
【００２１】
【実施例２】図８〜図１０は本発明の第２の実施例のバ
ンプ形成方法を示す説明図である。
ンプ形成方法を示す説明図である。
【００２２】本実施例は、両面にＢＬＭ８の設けられた
基板９に対し、はんだバンプ７を形成する場合である。
基板９の下面にはＳｉ基板５、ＳｉＯ2 層６及びはんだ
バンプ７よりなるＣＣＢバンプ形成用部品４と同一構成
のＣＣＢバンプ形成用部品１０（Ｓｉ基板１１、ＳｉＯ
2 層１２及びはんだバンプ７によって構成）を用い、上
側に対するはんだバンプの形成にはＣＣＢバンプ形成用
部品４を用いて行う。
基板９に対し、はんだバンプ７を形成する場合である。
基板９の下面にはＳｉ基板５、ＳｉＯ2 層６及びはんだ
バンプ７よりなるＣＣＢバンプ形成用部品４と同一構成
のＣＣＢバンプ形成用部品１０（Ｓｉ基板１１、ＳｉＯ
2 層１２及びはんだバンプ７によって構成）を用い、上
側に対するはんだバンプの形成にはＣＣＢバンプ形成用
部品４を用いて行う。
【００２３】なお、ＣＣＢバンプ形成用部品４とＣＣＢ
バンプ形成用部品１０におけるはんだバンプ７は、同一
材料でもよいし異なる材料でもよい。
バンプ形成用部品１０におけるはんだバンプ７は、同一
材料でもよいし異なる材料でもよい。
【００２４】図８の状態から図９に示すように、ＣＣＢ
バンプ形成用部品４，１０の各々のはんだバンプ７をＢ
ＬＭ８に押し当て、この状態のままはんだバンプ７をリ
フローする。ついで、図１０に示すように、ＣＣＢバン
プ形成用部品４，１０を引き離すと、はんだバンプ７が
ＢＬＭ８に転写される。
バンプ形成用部品４，１０の各々のはんだバンプ７をＢ
ＬＭ８に押し当て、この状態のままはんだバンプ７をリ
フローする。ついで、図１０に示すように、ＣＣＢバン
プ形成用部品４，１０を引き離すと、はんだバンプ７が
ＢＬＭ８に転写される。
【００２５】
【実施例３】図１１〜図１３は本発明における第３の実
施例のバンプ形成方法を示す模式的底面図である。
施例のバンプ形成方法を示す模式的底面図である。
【００２６】本実施例は、ＬＳＩ側の多様な電極配置に
対応できるようにしたもので、はんだバンプの配列を異
ならせた複数個のＣＣＢバンプ形成用部品を組み合わせ
てバンプ転写を行うようにしたところに特徴がある。
対応できるようにしたもので、はんだバンプの配列を異
ならせた複数個のＣＣＢバンプ形成用部品を組み合わせ
てバンプ転写を行うようにしたところに特徴がある。
【００２７】例えば、まず、図１１に示すように、はん
だバンプ７が２列に配列されたＣＣＢバンプ形成用部品
１３で良品ＬＳＩ２上にＣＣＢを転写した後、この転写
位置上に図１２に示すようにはんだバンプ７が１列に配
列されたＣＣＢバンプ形成用部品１４により良品ＬＳＩ
２にＣＣＢを転写すると、図１３に示す配列パターンで
ＣＣＢが転写される。
だバンプ７が２列に配列されたＣＣＢバンプ形成用部品
１３で良品ＬＳＩ２上にＣＣＢを転写した後、この転写
位置上に図１２に示すようにはんだバンプ７が１列に配
列されたＣＣＢバンプ形成用部品１４により良品ＬＳＩ
２にＣＣＢを転写すると、図１３に示す配列パターンで
ＣＣＢが転写される。
【００２８】このように、バンプ配列の異なる複数のＣ
ＣＢバンプ形成用部品を組み合わせて転写を行うこと
で、ユーザーの希望に沿ったパターンのバンプ配置を得
ることができる。因みに、従来は、その都度、マスクを
作成し直してバンプ形成を行わねばならなかった。
ＣＢバンプ形成用部品を組み合わせて転写を行うこと
で、ユーザーの希望に沿ったパターンのバンプ配置を得
ることができる。因みに、従来は、その都度、マスクを
作成し直してバンプ形成を行わねばならなかった。
【００２９】
【実施例４】図１４及び図１５は本発明の第４の実施例
を示す模式的底面図である。この実施例の特徴は、転写
対象のはんだバンプの数を任意に選択できるようにした
ところにある。
を示す模式的底面図である。この実施例の特徴は、転写
対象のはんだバンプの数を任意に選択できるようにした
ところにある。
【００３０】すなわち、図１４に示すように、はんだバ
ンプ７を最も密度が高くなる配置間隔（ＬＳＩ側の最も
細かいバンプピッチ）で設けたＣＣＢバンプ形成用部品
１５を用いる。このＣＣＢバンプ形成用部品１５に対
し、使用しないはんだバンプ７（ここでは、黒塗りのバ
ンプ）をレーザーなどを用いて除去ならびに回収を行う
と、図１５のＣＣＢバンプ形成用部品１６が得られる。
このＣＣＢバンプ形成用部品１６を用いてＢＬＭ８に対
する転写を行えば、ＢＬＭ８の形成間隔に一致したバン
プ転写が可能になる。
ンプ７を最も密度が高くなる配置間隔（ＬＳＩ側の最も
細かいバンプピッチ）で設けたＣＣＢバンプ形成用部品
１５を用いる。このＣＣＢバンプ形成用部品１５に対
し、使用しないはんだバンプ７（ここでは、黒塗りのバ
ンプ）をレーザーなどを用いて除去ならびに回収を行う
と、図１５のＣＣＢバンプ形成用部品１６が得られる。
このＣＣＢバンプ形成用部品１６を用いてＢＬＭ８に対
する転写を行えば、ＢＬＭ８の形成間隔に一致したバン
プ転写が可能になる。
【００３１】なお、レーザーによるバンプ除去は、１個
単位で除去することができる。そして、このレーザーに
よるバンプ除去は、ＬＳＩ上では回路が破壊されるため
に行うことはできないが、ＣＣＢバンプ形成用部品上で
は全く問題はない。
単位で除去することができる。そして、このレーザーに
よるバンプ除去は、ＬＳＩ上では回路が破壊されるため
に行うことはできないが、ＣＣＢバンプ形成用部品上で
は全く問題はない。
【００３２】
【実施例５】図１６〜図１８は本発明の第５の実施例を
示す斜視図である。本実施例は、ＣＣＢバンプ形成用部
品を大型化した例であり、はんだバンプを複数個のＬＳ
Ｉに同時に形成することができる。このＣＣＢバンプ形
成用部品１７は、図１６に示すように複数の良品ＬＳＩ
２に転写可能なサイズを有し、はんだバンプ７が各ＬＳ
Ｉ毎に区分されたブロック単位で設けられている。
示す斜視図である。本実施例は、ＣＣＢバンプ形成用部
品を大型化した例であり、はんだバンプを複数個のＬＳ
Ｉに同時に形成することができる。このＣＣＢバンプ形
成用部品１７は、図１６に示すように複数の良品ＬＳＩ
２に転写可能なサイズを有し、はんだバンプ７が各ＬＳ
Ｉ毎に区分されたブロック単位で設けられている。
【００３３】このようなＣＣＢバンプ形成用部品１７に
対し、ペレット検査ののちダイシングされた複数（この
実施例では、図１７に示すように６個）の良品ＬＳＩ２
を図１７に示すようにＣＣＢバンプ形成用部品１７上に
はんだバンプ７とＢＬＭを位置合わせし、この状態のま
まリフローする。これにより、はんだバンプ７がＢＬＭ
上に転写され、同時に複数の半導体チップ上にＣＣＢバ
ンプを形成することができる。１個の良品ＬＳＩ２に対
してはんだバンプ７が転写された様子を示したのが図１
８である。
対し、ペレット検査ののちダイシングされた複数（この
実施例では、図１７に示すように６個）の良品ＬＳＩ２
を図１７に示すようにＣＣＢバンプ形成用部品１７上に
はんだバンプ７とＢＬＭを位置合わせし、この状態のま
まリフローする。これにより、はんだバンプ７がＢＬＭ
上に転写され、同時に複数の半導体チップ上にＣＣＢバ
ンプを形成することができる。１個の良品ＬＳＩ２に対
してはんだバンプ７が転写された様子を示したのが図１
８である。
【００３４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００３５】上記実施例においては、はんだバンプ７を
ＬＳＩ上に設ける例を示したが、これに限定されるもの
ではなく、例えば、厚い基板の表面への転写や、立体状
の物体への表面及び側面への転写にも本発明を利用する
ことが可能である。
ＬＳＩ上に設ける例を示したが、これに限定されるもの
ではなく、例えば、厚い基板の表面への転写や、立体状
の物体への表面及び側面への転写にも本発明を利用する
ことが可能である。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
【００３７】すなわち、リフローによって反応層が形成
されない材料による基板上へ前記半導体チップの電極の
各々に対応した配置及び数量のはんだバンプを、前記電
極へ転写可能な状態にして設けるようにしたので、はん
だバンプの形成が半導体ウェハのサイズや形状に関係な
く可能になると共に、良品のＬＳＩにのみはんだバンプ
を形成できるようになる他、バンプ製造コストの低減及
びバンプ形成時間の短縮が可能になり、はんだの節約及
びスループットの向上が可能になる。
されない材料による基板上へ前記半導体チップの電極の
各々に対応した配置及び数量のはんだバンプを、前記電
極へ転写可能な状態にして設けるようにしたので、はん
だバンプの形成が半導体ウェハのサイズや形状に関係な
く可能になると共に、良品のＬＳＩにのみはんだバンプ
を形成できるようになる他、バンプ製造コストの低減及
びバンプ形成時間の短縮が可能になり、はんだの節約及
びスループットの向上が可能になる。
【図１】図１は本発明のＣＣＢバンプ形成用部品の一実
施例を示す斜視図である。
施例を示す斜視図である。
【図２】図１の実施例の側面図である。
【図３】ＢＬＭまでの加工が終了した半導体ウェハを示
す斜視図である。
す斜視図である。
【図４】本発明によるＣＣＢバンプ形成用部品によるＬ
ＳＩへの転写前の状態を示す説明図である。
ＳＩへの転写前の状態を示す説明図である。
【図５】はんだバンプとＢＬＭを接触させた状態を示す
説明図である。
説明図である。
【図６】図５の状態でリフローした状態を示す説明図で
ある。
ある。
【図７】図６の状態からＣＣＢバンプ形成用部品を引き
離した後の状態を示す説明図である。
離した後の状態を示す説明図である。
【図８】基板の両面にはんだバンプを形成する場合のＣ
ＣＢバンプ形成用部品とＬＳＩの位置決めした状態を示
す説明図である。
ＣＢバンプ形成用部品とＬＳＩの位置決めした状態を示
す説明図である。
【図９】図８の状態からはんだバンプとＢＬＭを接触さ
せてリフローを行った状態を示す説明図である。
せてリフローを行った状態を示す説明図である。
【図１０】図９によるリフローによってＬＳＩにはんだ
バンプが転写された状態を示す説明図である。
バンプが転写された状態を示す説明図である。
【図１１】本発明の第３のバンプ形成方法において用い
られる１つのＣＣＢバンプ形成用部品の構成例を示す模
式的底面図である。
られる１つのＣＣＢバンプ形成用部品の構成例を示す模
式的底面図である。
【図１２】図１１のＣＣＢバンプ形成用部品と組み合わ
せて用いられる他のＣＣＢバンプ形成用部品の構成例を
示す模式的底面図である。
せて用いられる他のＣＣＢバンプ形成用部品の構成例を
示す模式的底面図である。
【図１３】図１１と図１２のＣＣＢバンプ形成用部品を
用いて得られたＬＳＩ上のはんだバンプ配列を示す模式
的底面図である。
用いて得られたＬＳＩ上のはんだバンプ配列を示す模式
的底面図である。
【図１４】転写対象のはんだバンプの数を任意に選択で
きるようにしたＣＣＢバンプ形成用部品を示す模式的底
面図である。
きるようにしたＣＣＢバンプ形成用部品を示す模式的底
面図である。
【図１５】図１４のＣＣＢバンプ形成用部品から不要な
はんだバンプを除去した後のバンプ配列を示す模式的底
面図である。
はんだバンプを除去した後のバンプ配列を示す模式的底
面図である。
【図１６】本発明の第５実施例としてのＣＣＢバンプ形
成用部品を示す模式的斜視図である。
成用部品を示す模式的斜視図である。
【図１７】図１６に示すＣＣＢバンプ形成用部品を転写
対象のＬＳＩにマウントした状態を示す斜視図である。
対象のＬＳＩにマウントした状態を示す斜視図である。
【図１８】図１７の状態からリフローを行って１つのＬ
ＳＩにはんだバンプを転写した結果を示す模式的斜視図
である。
ＳＩにはんだバンプを転写した結果を示す模式的斜視図
である。
１ 半導体ウェハ ２ 良品ＬＳＩ ３ 不良ＬＳＩ ４ ＣＣＢバンプ形成用部品 ５ Ｓｉ基板 ６ ＳｉＯ2 層 ７ はんだバンプ ８ ＢＬＭ ９ 基板 １０ ＣＣＢバンプ形成用部品 １１ Ｓｉ基板 １２ ＳｉＯ2 層 １３ ＣＣＢバンプ形成用部品 １４ ＣＣＢバンプ形成用部品 １５ ＣＣＢバンプ形成用部品 １６ ＣＣＢバンプ形成用部品 １７ ＣＣＢバンプ形成用部品
Claims (6)
- 【請求項１】 リフローによって反応層が形成されない
材料による基板上へ半導体チップの電極の各々に対応し
た配置及び数量のはんだバンプを、前記電極へ転写可能
な状態にして設けたことを特徴とするＣＣＢバンプ形成
用部品。 - 【請求項２】 前記基板は、表面にＳｉＯ2 層を形成し
たシリコン基板であることを特徴とする請求項１記載の
ＣＣＢバンプ形成用部品。 - 【請求項３】 前記基板が複数の半導体チップ分のサイ
ズを有すると共に、前記はんだバンプは前記複数の半導
体チップ分が設けられていることを特徴とする請求項１
記載のＣＣＢバンプ形成用部品。 - 【請求項４】 下地電極まで形成され、かつ良品と検査
結果の出た半導体チップに対し、前記下地電極に前記は
んだバンプを位置合わせしてリフローすることにより前
記ＣＣＢバンプ形成用部品のはんだバンプを前記下地電
極へ転写することを特徴とする半導体装置の製造方法。 - 【請求項５】 はんだバンプの配置及び数量の異なる複
数のＣＣＢバンプ形成用部品を順次位置合わせ及びリフ
ローすることにより前記はんだバンプの転写を行うこと
を特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記ＣＣＢバンプ形成用部品は、前記半
導体チップが要求する最も狭い電極間隔で前記はんだバ
ンプが形成されると共に、前記はんだバンプ転写前に不
要なはんだバンプを除去することを特徴とする請求項４
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5760193A JPH06275628A (ja) | 1993-03-18 | 1993-03-18 | Ｃｃｂバンプ形成用部品及びこれを用いた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5760193A JPH06275628A (ja) | 1993-03-18 | 1993-03-18 | Ｃｃｂバンプ形成用部品及びこれを用いた半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275628A true JPH06275628A (ja) | 1994-09-30 |
Family
ID=13060382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5760193A Pending JPH06275628A (ja) | 1993-03-18 | 1993-03-18 | Ｃｃｂバンプ形成用部品及びこれを用いた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275628A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0949671A1 (en) * | 1998-04-10 | 1999-10-13 | Fujitsu Limited | Method for forming bumps using dummy wafer |
| US6335271B1 (en) | 1997-08-19 | 2002-01-01 | Hitachi, Ltd. | Method of forming semiconductor device bump electrodes |
| US6653219B2 (en) | 2000-01-13 | 2003-11-25 | Hitachi, Ltd. | Method of manufacturing bump electrodes and a method of manufacturing a semiconductor device |
-
1993
- 1993-03-18 JP JP5760193A patent/JPH06275628A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335271B1 (en) | 1997-08-19 | 2002-01-01 | Hitachi, Ltd. | Method of forming semiconductor device bump electrodes |
| EP0949671A1 (en) * | 1998-04-10 | 1999-10-13 | Fujitsu Limited | Method for forming bumps using dummy wafer |
| US6057168A (en) * | 1998-04-10 | 2000-05-02 | Fujitsu Limited | Method for forming bumps using dummy wafer |
| US6653219B2 (en) | 2000-01-13 | 2003-11-25 | Hitachi, Ltd. | Method of manufacturing bump electrodes and a method of manufacturing a semiconductor device |
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