JP2002507838A - フリップチップアセンブリのための洗浄不要フラックス - Google Patents

フリップチップアセンブリのための洗浄不要フラックス

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Abstract

(57)【要約】 洗浄不要フラックス（４０４）を用いてフリップチップ構成で基板（４００）およびダイ（４０６）を組立てる方法である。洗浄不要フラックスは、ボンドパッド（４０２）と接触するはんだバンプ（４０８）を活性化させて信頼性の高いはんだ接合を形成するのに十分な化学的活性度と、はんだバンプ（４０８）が整列してボンドパッド（４０２）と接触するよう基板（４００）およびダイ（４０６）を保持するのに十分な粘着性と、大量生産プロセスを使用可能にする粘度とを有する。洗浄不要フラックスがリフロープロセスの際に残す残渣の量は最小限であって、これはアンダーフィル作業を妨げることがなくかつはんだ接合に悪影響を及ぼすことがない。この適用で使用可能な洗浄不要フラックスは、アルファメタル社からのＲＭ１９１９およびインジウム社からのＨ２０８である。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
１．発明の分野 この発明は、フリップチップ構成で組立てられる半導体素子のアセンブリの方
法に関する。より特定的には、この発明は、フリップチップ構成のアセンブリプ
ロセスにおいてその後の洗浄ステップを必要としないフラックスの塗布に関する
。
【０００２】 ２．関連技術の検討 半導体パッケージングの最も重要な目的は、集積回路チップの元々の設計目的
および意図を維持することである。今日の技術環境では、単一の半導体チップ上
への回路の集積度を増大させる要求がますます高まっている。同時に、メモリチ
ップ、マイクロプロセッサチップ、テレコミュニケーションチップまたはいかな
る他のタイプの半導体チップであっても、半導体チップの性能を向上させる要求
がある。回路機能がチップに付加されればされるほど、配線の数もまた劇的に増
大する。集積度の増大および性能の向上において最優先される要因は、最終製品
のコストを下げる要求である。
【０００３】 半導体をパッケージングする初期のフリップチップ方法は、高価で信頼性がな
く生産性が低く手動で操作されるフェースアップワイヤボンディング技術に代わ
り得るものとして、ＩＢＭ（登録商標）によって１９６０年代初めに開発された
。しかしながら、大抵は高速自動ワイヤボンダが半導体産業のニーズを満たして
いたため、フリップチップ技術方法を改良する積極的な開発努力は見られなかっ
た。フリップチップ技術は、活性チップ表面が基板に面しているかぎり、フラッ
クスレスはんだバンプ、テープ自動ボンディング（ＴＡＢ）、ワイヤ配線、導電
性ポリマー、異方性導電性接着剤、冶金バンプ、コンプライアントバンプおよび
圧力接触などの、任意の種類の配線材料および方法で半導体チップを基板に実装
するものとして定義される。
【０００４】 パッケージ密度、性能および配線の要求の高度化と、フェースアップワイヤボ
ンディング技術の限界と、マルチチップモジュール技術の使用の増加との直接の
結果として、フリップチップ技術を改良し、同時にフリップチップ技術のコスト
を低減する必要がある。フリップチップ配線は、主にその高いＩ／Ｏ密度能力、
小さいプロファイルおよび良好な電気的性能のために、半導体産業で用いられて
いる。性能、信頼性およびコストに対する要求の結果、はんだ配線、導電性エポ
キシ配線、（金などの）硬質合金バンプ配線および異方性導電性エポキシ配線を
用いるさまざまなフリップチップ技術が開発されることとなった。これらの材料
のうち、はんだは、フリップチップアセンブリ内に電気的接続を形成する材料と
して、依然として好ましい選択肢である。
【０００５】 はんだフリップチップ配線システムは主に、３つの基本的な要素からなる。こ
れらは、チップ、はんだバンプおよび基板を含む。まず、バンプをウェハ上に蒸
着しリフローする。次に、ウェハをチップにダイシングする。チップをひっくり
返し、基板に整列させ、留め、リフローする。アンダフィルを用いて配線の信頼
性を向上させることが可能である。これらの要素の各々と、これらを併せて組立
てるために用いるプロセスとが、配線システムのコストおよび性能に影響を及ぼ
す。したがって、性能とコストとは、単に配線アセンブリの任意の単一の要素だ
けでなく、配線システム全体に基づいて、比較されなければならない。
【０００６】 フリップチップ配線システムの製造に関わる材料およびプロセスが、その性能
を決定する。半導体素子またはチップは、シリコンまたはガリウム砒素であって
もよい。ウェハ上のボンドパッドメタライゼーションは、Ｎｉ−Ａｕ、Ｃｒ−Ｃ
ｕ−Ａｕ、ＴｉＷ−Ｃｕ、Ｔｉ−Ｃｕ、または、ＴｉＷ−Ａｕであり得る。ボン
ドパッドが基板上にある場合、ボンドパッドメタライゼーション材料の選択は、
基板材料に依存する。たとえば、基板がセラミック材料であれば、ボンドパッド
はＮｉ−Ｃｕであり、基板が有機材料であれば、ボンドパッドはＣｕである。バ
ンプ材料は、さまざまな鉛ベースのまたは鉛なしのはんだの１つであり得る。基
板は、シリコン、アルミナ、ガラス、または、さまざまな有機基板の１つであり
得る。基板メタライゼーションは、金または銅であり得る。アンダフィルは、フ
リップチップ配線システムの信頼性を向上させるために主に使用される。これら
のアンダフィル材料は、はんだ接合の周りの基板とチップとの間の間隙を充填し
て、はんだ接合にかかる熱応力を低減する。
【０００７】 配線システムの製造に用いられるプロセスステップは、さまざまであり、メッ
キ、蒸着、ワイヤバンピング、分配、プリントなどのプロセス技術を含み得る。
リフロープロセスは、フラックスを伴う空気中で、または、制御された雰囲気中
で行なわれてもよい。フリップチップボンディングプロセスは、制御コラプスチ
ップ接続（Ｃ４）アプローチに基づくプロセス、または、バンプのジオメトリが
ボンディング機器によって制御されるプロセスを含む。
【０００８】 典型的なフリップチップ配線システムのアセンブリは、２つの全体的タスク、
すなわち、（１）フリップチップボンディングと、（２）エンキャプシュレーシ
ョンまたはアンダフィルとを伴う。フリップチップボンディングの際、まず、バ
ンプされたダイを基板上のボンドパッドに整列させ粘着性フラックスを用いて付
ける。（なお、バンプは、基板上または、基板およびダイの両方の上に形成可能
であり、ボンドパッドはダイ上に形成可能である。）次に、このモジュールを加
熱すると、はんだが溶けて、ボンドパッドとの冶金結合を形成する（リフロープ
ロセス）。フリップチップボンディングプロセスに続いて、フラックス残渣を洗
浄する。フラックス残渣を洗浄するのに必要な溶剤材料は、典型的には、燃焼性
が高くかつ／または有害材料であり、発ガン性のものもあり得る。溶剤材料のこ
れらの特性のために、洗浄ステップは、高度に特殊化された機器を必要とするの
で、大変に高価である。機器は、防爆でなければならないであろうし、周辺地域
および技術者を大気汚染および／または水質汚染から守るために特殊なろ過シス
テムを備えなければならないであろう。
【０００９】 したがって、リフロープロセスが完了した後に、フラックス残渣を素子から除
去する洗浄プロセスを行なう必要なしに、フリップチップ構成で半導体素子を組
立てる方法が必要とされる。
【００１０】
【発明の概要】
この発明に従って、前のおよび他の目的および利点は、洗浄不要フラックスを
用いてフリップチップ構成で基板およびダイを組立てる方法によって達成される
。洗浄不要フラックスは、ボンドパッドに接触するはんだバンプを活性化して信
頼性の高いはんだ接合を形成するのに十分な化学的活性度と、はんだバンプが整
列してボンドパッドに接触するよう基板およびダイを保持するのに十分な粘着性
と、大量生産プロセスの使用を可能にする粘度とを有する。リフロープロセスの
際洗浄不要フラックスが残す残渣の量は最小限のものであり、これがアンダフィ
ル作業を妨げたりはんだ接合に悪影響を及ぼすことはない。この適用で使用可能
な洗浄不要フラックスは、アルファメタル社（Alpha Metals Co.）からのＲＭ１
９１９およびインジウム社（Indium Corporation）からのＨ２０８である。
【００１１】 この発明のある局面では、ボンドパッドは基板上に形成され、はんだバンプは
ダイ上に形成される。洗浄不要フラックスは、基板上に形成されたボンドパッド
に塗布される。基板上のボンドパッドとダイ上のはんだバンプとは整列させられ
、リフロープロセスを経る。
【００１２】 この発明の別の局面では、ダイと基板との間の間隙は、アンダフィル材料で充
填される。
【００１３】 洗浄不要フラックスを用いるこの発明の方法は、時間およびコストのかかる洗
浄プロセスの使用を回避する。
【００１４】 この発明は、添付の図面と関連づけて以下の詳細な説明を考慮すると、よりよ
く理解される。以下の説明から当業者には容易に明らかとなるであろうが、この
発明の実施例は、単に、この発明を実施する最良の態様を例示するものとして示
され記載される。全くこの発明の範囲から逸脱することなしに、この発明は他の
実施例が可能であり、そのいくつかの詳細はさまざまな明らかな局面において変
形が可能であることが認められるだろう。したがって、図面および詳細な説明は
、限定的なものではなく本来例示的なものとしてみなされる。
【００１５】 この発明を特徴づけると考えられる新規な特徴は、前掲の特許請求の範囲で述
べられる。しかしながら、この発明自体と、その使用の好ましい態様およびさら
なる目的および利点は、添付の図面と関連づけて読むと、例示的な実施例の以下
の詳細な説明を参照することによって、最もよく理解される。
【００１６】
【詳細な説明】
この発明を実施するために発明者によって現在のところ企図された最良の態様
を例示する、この発明の特定の実施例を詳細に参照する。
【００１７】 図１は、フリップチップ構成でチップおよび基板を組立てる先行技術の方法を
示す流れ図である。図１は、半導体製造技術での標準の方法によって形成された
基板を１００に示す。基板は、シリコン、アルミナ（セラミック）、ガラスまた
は、さまざまな有機基板の１つであり得る。ボンドパッドまたははんだバンプが
基板上に形成される。フラックスを基板の適切な部分の上に手でブラッシングす
るかまたはスプレーするかして、１０２に示すとおり、フラックスを基板および
ボンドパッドまたははんだバンプに塗布する。１０４に示すダイは、通常のダイ
であって、シリコン基板またはガリウム砒素基板上に作られ得る。ボンドパッド
またははんだバンプが、ダイ上に形成され、上述したような基板上に形成された
ボンドパッドまたははんだバンプに対応する。バンプ材料は、さまざまな鉛ベー
スのまたは鉛なしのはんだであり得る。ウェハのボンドパッドメタライゼーショ
ンは、Ｎｉ−Ａｕ、Ｃｒ−Ｃｕ−Ａｕ、ＴｉＷ−Ｃｕ、Ｔｉ−ＣｕまたはＴｉＷ
−Ａｕであり得る。１０６に示すとおり、ダイをフリップチップ構成で基板の上
に置く。フリップチップ構成は、活性表面領域が基板上にフェースダウンで置か
れるものである。この基板／チップの組合せを加熱すると、１０８に示すとおり
、はんだがリフローするようになる。１１０に示すとおり、基板／チップの組合
せを洗浄し、１１２に示すとおり、基板とダイとの間にアンダフィルを塗布し、
１１４に示すとおり、通常の製造ステップを受けさせる。
【００１８】 図２は、この発明に従うフリップチップ構成でチップおよび基板を組立てる方
法を示す流れ図である。図２は、半導体製造技術の標準の方法によって形成され
た基板を、２００に示す。上述したとおり、基板は、シリコン、アルミナ（セラ
ミック）、ガラスまたはさまざまな有機基板の１つであり得る。ボンドパッドま
たははんだバンプが基板上に形成される。フラックスを基板の適切な部分上にブ
ラッシングするかまたはスプレーするかして、２０２に示すとおり、この発明に
従う洗浄不要フラックスを基板およびボンドパッドまたははんだバンプに塗布す
る。２０４に示すダイは、通常のダイであって、シリコン基板またはガリウム砒
素基板上に作られ得る。ボンドパッドまたははんだバンプが、ダイ上に形成され
、上述したような基板上に形成されたボンドパッドまたははんだバンプに対応す
る。バンプ材料は、さまざまな鉛ベースのまたは鉛なしのはんだであり得る。ウ
ェハのボンドパッドメタライゼーションは、Ｎｉ−Ａｕ、Ｃｒ−Ｃｕ−Ａｕ、Ｔ
ｉＷ−Ｃｕ、Ｔｉ−Ｃｕ、またはＴｉＷ−Ａｕであり得る。２０６に示すとおり
、ダイをフリップチップ構成で基板上に置いて、基板／ダイのモジュールを形成
する。２０８に示すとおり、基板／ダイのモジュールはリフロープロセスを受け
、２１０に示すとおり、アンダフィル材料を基板とダイとの間に塗布する。次に
、基板／ダイモジュールは、２１２に示すとおり、通常の製造ステップを受ける
。
【００１９】 図３Ａ〜図３Ｆは、先行技術の基板／ダイモジュールを組立てるプロセスステ
ップの際の基板、ダイおよび基板／ダイモジュールの図を示す。図３Ａは、ボン
ドパッドを備える基板３００を示し、ボンドパッドの１つは３０２に示され、基
板３００上に形成されている。上述したとおり、基板は、シリコン、アルミナ（
セラミック）、ガラスまたはさまざまな有機基板の１つであり得る。ウェハのボ
ンドパッドメタライゼーションは、Ｎｉ−Ａｕ、Ｃｒ−Ｃｕ−Ａｕ、ＴｉＷ−Ｃ
ｕ、Ｔｉ−ＣｕまたはＴｉＷ−Ａｕであり得る。ボンドパッド材料の選択は、基
板の材料に部分的に依存する。たとえば、基板がセラミック材料であれば、ボン
ドパッド材料はＮｉ−Ａｕであり、基板が有機材料であれば、ボンドパッド材料
は、Ｃｕ／Ａｕまたははんだで被覆されたＣｕ／Ａｕである。
【００２０】 図３Ｂは、基板３００に塗布されたフラックス３０４を示す。フラックス３０
４の主な目的の１つは、リフロープロセス（後述する）の際にダイ（後述する）
を基板３００に保持するための粘着性の表面を与えることである。フラックスは
通常、以下の３つの成分を含有する。すなわち、溶剤（たとえばアルコール）と
、ビヒクル（たとえば、脂肪族アルコールなどの高沸点溶剤）と、活性化剤（た
とえばカルボン酸）とである。溶剤は、フラックス３０４がボンドパッド上に均
一に広がりやすくする。リフロープロセス（後述する）は通常、溶剤を蒸発させ
る予熱ステップからなる。これが、はんだおよびボンドパッドメタライゼーショ
ン上でのフラックス３０４の均一な被覆を促進する。温度がさらに上昇すると、
ビヒクルは活性化剤とともに流れるようになる。活性化剤は酸化物を還元し、ビ
ヒクルおよび活性化剤はどちらも揮発する。
【００２１】 図３Ｃは、バンプを備えるダイ３０６を示し、バンプの１つは３０８に示され
、ダイ３０６の活性表面上に形成されている。ダイ３０６を、フリップチップ構
成で基板上にフェースダウンで置いて、基板／ダイモジュール３１０を形成する
。上述したとおり、フラックス３０４の粘着性がダイ３０６を保持し、これが基
板３００と適当に整列すると、ボンドパッド３０２とはんだバンプ３０８とが適
当に整列するようになる。基板／ダイモジュール３１０は、リフローステップの
準備が整う。リフロープロセスの間、はんだバンプ３０８を、はんだの融点より
上の温度まで加熱する。はんだが溶けると、これはボンドパッド３０２との冶金
結合を形成する。
【００２２】 図３Ｄは、リフロープロセスが完了した後の基板／ダイモジュール３１０を示
す。フラックス残渣領域は、その１つが３１２に示されるが、基板３００とダイ
３０６との間に残っている。フラックス残渣領域３１２は通常、キャリア、湿潤
剤および還元反応の反応副産物からの残渣を含む。図示のようなフラックス残渣
領域３１２は、アンダフィル材料の流れを妨げ得る（後述する）。
【００２３】 図３Ｅは、洗浄プロセスを受けている基板／ダイモジュール３１０を示し、こ
の洗浄プロセスは３１４に示され、溶剤材料を利用してフラックス残渣領域３１
２を除去する。フラックス残渣を清浄するために必要な溶剤材料は、典型的には
、燃焼性が高くかつ／または環境的に有害であり、発ガン性のものもあり得る。
溶剤材料のこれらの特性のために、洗浄ステップは高度に特殊化された機器を必
要とするので洗浄ステップは非常に高くつく。機器は防爆でなければならないで
あろうし、これは環境を保護するために特殊なろ過システムを備えなければなら
ないであろう。
【００２４】 図３Ｆは、アンダフィル材料３１６が基板３００とダイ３０６との間の間隙に
塗布されている、基板／ダイモジュール３１０を示す。アンダフィル材料は典型
的には、エポキシである。アンダフィルには２つの機能がある。アンダフィル材
料の第１の機能は、その後のプロセスの間、チップおよび配線を保護することで
ある。アンダフィルの第２の機能は、配線システムの信頼性を向上させることで
ある。
【００２５】 図４Ａ〜図４Ｅは、この発明に従って基板／ダイモジュールを組立てるプロセ
スステップの際の基板、ダイおよび基板／ダイモジュールの図を示す。図４Ａは
、ボンドパッドを備える基板４００を示し、ボンドパットの１つは４０２に示さ
れ、基板４００上に形成されている。上述したとおり、基板は、シリコン、アル
ミナ（セラミック）、ガラスまたは、さまざまな有機基板の１つであり得る。ウ
ェハのボンドパッドメタライゼーションは、Ｎｉ−Ａｕ、Ｃｒ−Ｃｕ−Ａｕ、Ｔ
ｉＷ−Ｃｕ、Ｔｉ−ＣｕまたはＴｉＷ−Ａｕであり得る。ボンドパッド材料の選
択は、基板の材料に部分的に依存する。たとえば、基板がセラミック材料であれ
ば、ボンドパッド材料はＮｉ−Ａｕであり、基板が有機基板であれば、ボンドパ
ッド材料はＣｕである。
【００２６】 図４Ｂは、基板４００に塗布された洗浄不要フラックス４０４を示す。フラッ
クス４０４の主な目的の１つは、リフロープロセス（後述する）の際にダイ（後
述する）を基板４００に保持するための粘着性表面を与えることである。フラッ
クスは通常、以下の３つの成分を含有する。すなわち、溶剤（たとえばアルコー
ル）と、ビヒクル（たとえば脂肪族アルコールなどの高沸点溶剤）と、活性化剤
（たとえばカルボン酸）とである。溶剤は、フラックス４０４がボンドパッド上
に均一に広がりやすくする。リフロープロセス（後述する）は通常、溶剤を蒸発
させる予熱ステップからなる。これは、はんだおよびボンドパッドメタライゼー
ション上でのフラックス４０４の均一な被覆を促進する。温度がさらに上昇する
と、ビヒクルが活性化剤とともに流れるようになる。活性化剤は酸化物を還元し
、ビヒクルおよび活性化剤はどちらも揮発する。洗浄不要フラックス４０４は、
アルファメタル社から利用可能なＲＭ１９１９、または、インジウム社から利用
可能なＨ２０８のいずれかである。これらのフラックスは、以下の基準を満たす
よう開発された。 １．フリップチップ方法に使用されるのに十分な活性度であること。フラックス
は、基板上のＮｉ−Ａｕ、Ｃｕまたははんだ付けされたボンドパッドを活性化す
るのに十分な活性度を有していなければならず、さらに、界面での表面張力を壊
すかまたは低減してバンプとボンドパッドとの間の良好な濡れをもたらすことが
可能でなければならない。 ２．残渣がアンダフィルの塗布を妨げないほど低い残渣であること。 ３．残渣が、はんだ接合の一体性に悪影響を及ぼさないこと。 ４．さまざまなアンダフィルとの互換性があること。選択されたフラックスは、
ポリサイエンス社（Polyscience Co.）によって作られたＥＰＸ材料およびデク スター／ハイソル社（Dexter/Hysol Co.）材料、またはアルファメタル社と互換
性があることが示されている。 ５．フラックスがブラッシュ分配方法を用いて塗布可能であるような、粘度特性
およびレオロジー特性を有すること。 ６．大量生産のための強固なプロセス能力を有すること。 ７．ダイのサイズから独立していること。 ８．高温Ｐｂ／Ｓｎはんだおよび低温はんだとともに使用可能であること。
【００２７】 図４Ｃは、バンプを備えるダイ４０６を示し、バンプの１つは４０８に示され
、ダイ４０６の活性表面上に形成されている。ダイ４０６を、フリップチップ構
成で基板上にフェースダウンで置いて、基板／ダイモジュール４１０を形成する
。上述したとおり、フラックス４０４の粘着性がダイ４０６を保持し、これが基
板４００と適当に整列すると、ボンドパッド４０２とはんだバンプ４０８とが適
当に整列するようになる。基板／ダイモジュール４１０は、リフローステップの
準備が整う。リフロープロセスの際、はんだバンプ４０８を、はんだの融点より
上の温度まで加熱する。はんだが溶けると、これはボンドパッド４０２との冶金
結合を形成する。
【００２８】 図４Ｄは、リフロープロセスが完了した後の基板／ダイモジュール４１０を示
す。フラックス残渣領域は、その１つが４１２に示されるが、基板４００とダイ
４０６との間に残っている。フラックス残渣領域４１２は通常、キャリア、湿潤
剤および還元反応の反応副産物からの残渣を含む。図示のようなフラックス残渣
領域４１２は、先行技術のシステムにおいてよりもずっと少なく、次のステップ
で塗布されるべきアンダフィル材料の流れをそれほど妨げないようになる。
【００２９】 図４Ｅは、アンダフィル材料４１６が基板４００とダイ４０６との間の間隙に
塗布されている基板／ダイモジュール４１０を示す。アンダフィル材料は、典型
的には、エポキシである。アンダフィルには２つの機能がある。アンダフィル材
料の第１の機能は、その後のプロセスの際にチップおよび配線を保護することで
ある。アンダフィルの第２の機能は、配線システムの信頼性を向上させることで
ある。
【００３０】 要約すると、この発明に従って洗浄不要フラックスを用いてフリップチップ構
成で組立てられる半導体素子のアセンブリの方法の結果および利点がいまや、よ
り完全に認められるであろう。アセンブリプロセスのその後の洗浄ステップを必
要としないフラックスの塗布は、コストのかかる製造時間を節約する。
【００３１】 この発明の実施例の前の記載は、例示および説明の目的で提示された。これは
、余すところないわけではなく、また、開示された厳密な形状にこの発明を限定
するものでもない。明らかな修正または変形が、上記の教示に鑑みて可能である
。この実施例は、この発明の原理およびその実際の適用を最もよく例示するため
に選択され記載され、これによって、当業者がさまざまな実施例でかつ企図され
た特定の使用に適合するようなさまざまな変形でこの発明を利用することを可能
にする。そのような修正および変形はすべて、前掲の特許請求の範囲によって、
これが適正に、合法的にかつ公平に権利を与えられる幅に従って解釈されたとき
、決定されるようなこの発明の範囲内にある。
【図面の簡単な説明】
【図１】 フリップチップ構成で基板およびダイを組立てる先行技術の方法
を示す流れ図である。
【図２】 この発明に従って洗浄不要フラックスを用いてフリップチップ構
成で基板およびダイを組立てる方法を示す流れ図である。
【図３】 先行技術における基板／ダイモジュールを組立てるプロセスステ
ップの際の基板／ダイの図であり、Ａは、ボンドパッドが上部表面に形成されて
いる基板の図であり、Ｂは、ボンドパッドを覆う先行技術のフラックスが示され
る、Ａに示すボンドパッドを備える基板の図であり、Ｃは、バンプを備えるダイ
が基板と整列しリフロープロセスの準備が整っている、Ｂに示すボンドパッドを
備える基板を示す図であり、Ｄは、基板とダイとの間のフラックス残渣を示すリ
フロープロセスの後の基板／ダイモジュールを示す図であり、Ｅは、基板とダイ
との間からフラックス残渣を除去する洗浄プロセスの際の基板／ダイモジュール
を示す図であり、Ｆは、基板とダイとの間にアンダフィルを備える基板／ダイモ
ジュールを示す図である。
【図４】 この発明に従って基板／ダイモジュールを組立てるプロセスステ
ップの際の基板／ダイの図であり、Ａは、ボンドパッドが上部表面に形成されて
いる基板を示す図であり、Ｂは、ボンドパッドを覆っているこの発明に従うフラ
ックスが示される、Ａに示すボンドパッドを備える基板を示す図であり、Ｃは、
バンプを備えるダイが基板と整列しリフロープロセスの準備が整っている、Ｂに
示すボンドパッドを備える基板を示す図であり、Ｄは、基板とダイとの間のより
少ない量のフラックス残渣を示すリフロープロセスの後の基板／ダイモジュール
を示す図であり、Ｅは、基板とダイとの間のアンダフィルを備える基板／ダイモ
ジュールを示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年３月８日（２０００．３．８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【発明の概要】 洗浄不要フラックスを用いるフリップチップオンボードアセンブリは、ローリ
ー（Raleigh）等による（１９９３年）表面実装国際会議１９９３年８月３１日 〜９月２日の議事録（the Proceedings of the Surface Mount International C
onference 31 August-2 September 1993）、第６３８〜６４６頁に開示されてい
る。 この発明に従うと、フリップチップ構成で基板およびダイを組立てる方法が提
供され、この方法は、基板上にボンドパッドを形成するステップと、ダイ上には
んだバンプを形成するステップと、基板に洗浄不要フラックスを塗布するステッ
プと、はんだバンプがボンドパッドに接触するよう基板とダイを整列させて基板
／ダイモジュールを形成するステップと、基板／ダイモジュールにリフロープロ
セスを受けさせるステップとを含み、洗浄不要フラックスは、基板上のはんだボ
ンドパッドを活性化させる一方で、表面張力を壊すかまたは低減するかしてバン
プとボンドパッドとの間の十分な濡れを確実にするのに十分な化学的活性度を有
し、アンダフィルの塗布を妨げることのないほど十分に低い残渣を有し、はんだ
接合の一体性に悪影響を及ぼさない残渣を有し、複数個のアンダフィル材料との
互換性があり、ブラッシュ分配方法を用いてフラックスの塗布を可能にする粘度
特性およびレオロジー特性を有し、ダイのサイズから独立しており、高温はんだ
および低温はんだのどちらでも使用可能であることを特徴とする。 これらの基準に見合うように特に開発された、好ましい洗浄不要フラックスは
、アルファメタル社（Alpha Metals Co.）からのＲＭ１９１９またはインジウム
社（Indium Corporation）からのＨ２０８のいずれかである。 添付の図面は、例としてのみである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】 洗浄不要フラックスを用いてフリップチップ構成で基板およびダ
イを組立てる方法を示しかつこの発明を実施する流れ図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マスター，ラージ・エヌ アメリカ合衆国、95138 カリフォルニア 州、サン・ノゼ、トゥロウブリッジ・ウェ イ、5772 (72)発明者 スター，オリオン・ケイ アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、セレナ・ウェイ、 141 (72)発明者 グアーダド，マリア・ジィ アメリカ合衆国、95128 カリフォルニア 州、サン・ノゼ、ロウルレイ・アベニュ、 2057 (72)発明者 カーン，モハンマド・ズーバイア アメリカ合衆国、95127 カリフォルニア 州、サン・ノゼ、オレンジ・ストリート、 3238 Ｆターム(参考） 5E319 AA03 AC02 AC04 AC17 CD21 GG15 5F044 KK02 KK04 KK05 KK06 LL01 LL04 LL11 RR18 RR19

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 フリップチップ構成で基板（４００）およびダイ（４０６）
    を組立てる方法であって、 ボンドパッド（４０２）を基板（４００）上に形成するステップと、 はんだバンプ（４０８）をダイ（４０６）上に形成するステップと、 洗浄不要フラックス（４０４）をダイ（４０６）に塗布するステップと、 はんだバンプ（４０８）がボンドパッド（４０２）に接触するよう基板（４０
    ０）とダイ（４０６）とを整列させて基板／ダイモジュール（４１０）を形成す
    るステップと、 基板／ダイモジュール（４１０）にリフロープロセスを受けさせるステップと
    を含む、方法。
  2. 【請求項２】 洗浄不要フラックス（４０４）を塗布するステップは、ボン
    ドパッド（４０２）と接触するはんだバンプ（４０８）を活性化させるのに十分
    な化学的活性度を有する洗浄不要フラックス（４０４）を塗布して信頼性の高い
    はんだ接合を形成するステップを含む、請求項１に記載の方法。
  3. 【請求項３】 洗浄不要フラックス（４０４）を塗布するステップは、はん
    だバンプ（４０８）が整列してボンドパッド（４０２）に接触するよう基板（４
    ００）およびダイ（４０６）を保持するのに十分な粘着性を有する洗浄不要フラ
    ックス（４０４）を塗布するステップをさらに含む、請求項２に記載の方法。
  4. 【請求項４】 洗浄不要フラックス（４０４）を塗布するステップは、大量
    生産プロセスを使用可能にする粘度を有する洗浄不要フラックス（４０４）を塗
    布するステップをさらに含む、請求項３に記載の方法。
  5. 【請求項５】 洗浄不要フラックス（４０４）を塗布するステップは、アン
    ダフィル作業を妨げることがなくかつはんだ接合に悪影響を及ぼすことのない最
    小限の量の残渣（４１２）をリフロープロセスの際に残す洗浄不要フラックス（
    ４０４）を塗布するステップをさらに含む、請求項４に記載の方法。
  6. 【請求項６】 洗浄不要フラックス（４０４）を塗布するステップは、ＲＭ
    １９１９およびＨ２０８からなる群から洗浄不要フラックス（４０４）を選択す
    るステップを含む、請求項５に記載の方法。
  7. 【請求項７】 基板（４００）とダイ（４０６）との間にアンダフィル材料
    （４１６）を塗布するステップをさらに含む、請求項６に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007189210A (ja) * 2005-12-13 2007-07-26 Shin Etsu Chem Co Ltd フリップチップ型半導体装置の組立方法及びその方法を用いて製作された半導体装置
JP2014067782A (ja) * 2012-09-25 2014-04-17 Toyoda Gosei Co Ltd Ｌｅｄチップの実装方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429238B1 (en) * 1999-06-10 2002-08-06 Shin-Etsu Chemical Co., Ltd. Flip-chip type semiconductor device sealing material and flip-chip type semiconductor device
US6475828B1 (en) * 1999-11-10 2002-11-05 Lsi Logic Corporation Method of using both a non-filled flux underfill and a filled flux underfill to manufacture a flip-chip
US6656765B1 (en) * 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
US7547579B1 (en) * 2000-04-06 2009-06-16 Micron Technology, Inc. Underfill process
US6333210B1 (en) 2000-05-25 2001-12-25 Advanced Micro Devices, Inc. Process of ensuring detect free placement by solder coating on package pads
US6528169B2 (en) 2000-07-06 2003-03-04 3M Innovative Properties Company No-flow flux adhesive compositions
US6333253B1 (en) * 2000-08-24 2001-12-25 Advanced Micro Devices, Inc. Pattern-block flux deposition
US6412680B1 (en) * 2000-09-26 2002-07-02 Agere Systems Guardian Corp. Dual-in-line BGA ball mounter
US6713318B2 (en) * 2001-03-28 2004-03-30 Intel Corporation Flip chip interconnection using no-clean flux
US6887319B2 (en) 2002-04-16 2005-05-03 Senju Metal Industry Co., Ltd. Residue-free solder paste
US6935553B2 (en) * 2002-04-16 2005-08-30 Senju Metal Industry Co., Ltd. Reflow soldering method
US6835593B2 (en) * 2002-08-01 2004-12-28 Rohm Co., Ltd. Method for manufacturing semiconductor device
US7842948B2 (en) 2004-02-27 2010-11-30 Nvidia Corporation Flip chip semiconductor die internal signal access system and method
US7767032B2 (en) 2006-06-30 2010-08-03 W.C. Heraeus Holding GmbH No-clean low-residue solder paste for semiconductor device applications
US20170173745A1 (en) 2015-12-22 2017-06-22 International Business Machines Corporation No clean flux composition and methods for use thereof
EP3763477A4 (en) * 2018-03-09 2021-11-17 Origin Company, Limited FLUX, BRAZING PULP, BRAZING PROCESS, PROCESS FOR PRODUCING A BRAZING PRODUCT AND PROCESS FOR PRODUCING A BGA BOX

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5647123A (en) * 1995-10-16 1997-07-15 Motorola, Inc. Method for improving distribution of underfill between a flip chip die and a circuit board

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03238195A (ja) * 1990-02-16 1991-10-23 Nippon Alpha Metals Kk フラックス組成物
US6077725A (en) * 1992-09-03 2000-06-20 Lucent Technologies Inc Method for assembling multichip modules
US5872051A (en) * 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
US5953814A (en) * 1998-02-27 1999-09-21 Delco Electronics Corp. Process for producing flip chip circuit board assembly exhibiting enhanced reliability

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5647123A (en) * 1995-10-16 1997-07-15 Motorola, Inc. Method for improving distribution of underfill between a flip chip die and a circuit board

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007189210A (ja) * 2005-12-13 2007-07-26 Shin Etsu Chem Co Ltd フリップチップ型半導体装置の組立方法及びその方法を用いて製作された半導体装置
JP2014067782A (ja) * 2012-09-25 2014-04-17 Toyoda Gosei Co Ltd Ｌｅｄチップの実装方法

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Publication number Publication date
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US6103549A (en) 2000-08-15
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KR100592121B1 (ko) 2006-06-22

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