KR20010041942A - 플립 칩 조립을 위한 노크린 플럭스 - Google Patents

플립 칩 조립을 위한 노크린 플럭스 Download PDF

Info

Publication number
KR20010041942A
KR20010041942A KR1020007010254A KR20007010254A KR20010041942A KR 20010041942 A KR20010041942 A KR 20010041942A KR 1020007010254 A KR1020007010254 A KR 1020007010254A KR 20007010254 A KR20007010254 A KR 20007010254A KR 20010041942 A KR20010041942 A KR 20010041942A
Authority
KR
South Korea
Prior art keywords
substrate
die
flux
bond pads
coating
Prior art date
Application number
KR1020007010254A
Other languages
English (en)
Other versions
KR100592121B1 (ko
Inventor
마스터라엔.
스타오리온케이.
가다도마리아지.
칸모함마드주바이르
Original Assignee
토토라노 제이. 빈센트
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 토토라노 제이. 빈센트, 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 토토라노 제이. 빈센트
Publication of KR20010041942A publication Critical patent/KR20010041942A/ko
Application granted granted Critical
Publication of KR100592121B1 publication Critical patent/KR100592121B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01049Indium [In]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

노크린 플럭스(404)를 이용하여 플립 칩 구성으로 기판(400)과 다이(406)를 조립하는 방법이 개시된다. 노크린 플럭스들은 확실한 솔더 접속부를 형성하기 위하여 본드 패드들(402)과 접촉하는 솔더 범프들(408)을 활성화시키는 충분한 화학적인 활동도와, 기판(400) 및 다이(406)를 본드 패드들(402)과 접촉하는 솔더 범프들(408)과 일직선으로 유지하기 위한 충분한 고정성, 및 많은 양의 제조 공정이 이용될 수 있게 하는 점성을 갖는다. 크린 플럭스들은 리플로우 공정 동안 최소량의 찌꺼기를 남기며, 이는 언더필 작용을 방해하지 않으며 솔더 접합부들에 나쁜 영향을 끼치지 않는다. 이러한 적용에 이용될 수 있는 노크린 플럭스들은 알파 금속사의 RM1919 및 인듐사의 H208이다.

Description

플립 칩 조립을 위한 노크린 플럭스{NO CLEAN FLUX FOR FLIP CHIP ASSEMBLY}
반도체 패키징의 가장 중요한 목적은 초기의 디자인 목표 및 집적 회로 칩들의 취지를 달성하는 것이다. 오늘날의 기술 환경에서는, 단일 반도체 칩 상에서의 회로 집적의 증가 요구가 끊임없이 늘고 있다. 동시에, 반도체 칩이 메모리 칩, 마이크로프로세서 칩, 원격통신의 칩으로 이용되든지, 또는 다른 모든 형태로 이용되든지에 상관없이 반도체 칩의 성능 향상 요구 또한 증가하고 있다. 칩에 더욱 많은 회로 기능들이 부가되기 때문에, 상호연결의 수 또한 상당히 증가하게 된다. 집적의 증가 및 성능의 향상에 있어서 가장 중요한 것은 최종 생산품의 비용을 줄이는 것이다.
초기에 플립 칩 방법을 이용하여 반도체를 패키징하는 것은 1960년대 초에 IBM에 의해 개발되었는데, 이는 값이 비싸고, 비신뢰적이며, 낮은-생산성을 갖고, 수동으로 조작되는 페이스업 와이어 본딩 기술에 대한 가능한 대체물이다. 그러나, 다수의 부분들을 위한 고속의 자동 와이어 본더들이 반도체 산업의 요구를 충족시켰기 때문에, 플립 칩 기술 방법을 향상시키고자 하는 적극적인 개발 노력이 없었다. 플립 칩 기술은 어떤 종류의 상호연결 물질을 갖는 기판에 반도체 칩을 장착하는 것으로서, 그리고 액티브한 칩 표면이 기판을 향하고 있는 한, 가령 플럭스리스 솔더 범프들, 테이프-자동화된 본딩(TAB), 와이어 상호연결, 전도성 폴리머들, 이방성의 전도성 접착제, 야금술적인 범프들, 컴플라이언트 범프들, 및 압착 컨택과 같은 방법으로서 정의된다.
패킹 밀도, 성능, 및 상호연결에 대하여 점점 커져가는 필요조건들과, 페이스업 와이어 본딩 기술의 한계, 및 멀티칩 모듈 기술의 이용 증가의 직접적인 결과로서, 플립 칩 기술을 개선시킴과 동시에 플립 칩 기술의 비용을 줄여야만 하는 필요성이 대두되었다. 플립 칩 상호연결은 이들의 높은 I/O 밀도 성능, 작은 프로파일들, 및 우수한 전기적인 성능 때문에 주로 반도체 산업에 이용된다. 성능, 신뢰성 및 비용에 대한 요구로 인하여, 결과적으로 솔더, 전도성 에폭시 수지, (가령 금과 같은) 단단한 메탈 범프 및 이방성의 전도성 에폭시 수지 상호연결을 이용하는 다양한 플립 칩 기술이 개발된 것이다. 이 물질들 중에서, 솔더들은 플립 칩 어셈블리 내에 전기적인 연결을 형성하는 물질로서 여전히 바람직하게 선택되고 있다.
솔더 플립 칩 상호연결 시스템은 본질적으로 3개의 기본적인 요소들로 구성된다. 이들은 칩, 솔더 범프 및 기판을 포함한다. 범프들이 먼저 웨이퍼 상에 증착된 다음 리플로우된다. 이후, 웨이퍼가 칩들로 잘려진다. 이 칩들은 거꾸로 뒤집혀진 채로, 즉 표면 영역을 아래로 하여 기판과 정렬되어 부착된 후 리플로우된다. 상호연결의 신뢰성을 향상시키기 위하여 언더필(underfill)이 이용될 수도 있다. 상호연결 시스템을 조립하는 데에 이용되는 이러한 각각의 소자들 및 공정들은 상호연결 시스템의 성능 및 비용에 함께 영향을 준다. 따라서, 성능 및 비용은 상호연결 어셈블리를 구성하는 어떠한 단일 소자가 아닌, 상호연결 시스템을 기초로 하여 전체적으로 비교되어야 한다.
플립 칩 상호연결 시스템의 제조에 필요한 물질들 및 공정들이 그 성능을 결정하게 된다. 반도체 디바이스 또는 칩은 실리콘 또는 갈륨 아세나이드로 이루어질 수 있다. 웨이퍼 상의 결합 패드 금속화는 Ni-Au, Cr-Cu-Au, TiW-Cu, Ti-Cu, 또는 TiW-Au가 될 수 있다. 만일 기판 위에 본드 패드들이 있다면, 본드 패드 금속 물질의 선택은 기판 물질에 달려있다. 예를 들어, 기판이 세라믹 물질이라면 본드 패드들은 Ni-Cu이며, 기판이 유기 물질이라면 본드 패드들은 Cu이다. 범프 물질은 다양한 Pb-기반 또는 Pb가 없는 솔더들 중 하나가 될 수 있다. 기판은 실리콘, 알루미나, 유리, 또는 다양한 유기 기판들 중 하나가 될 수 있다. 기판 금속은 금 또는 구리가 될 수 있다. 플립 칩 상호연결 시스템의 신뢰성을 개선하는 데에는 언더필이 주로 이용된다. 이러한 언더필 물질들은 솔더 접속부들 주위의 기판과 칩 사이의 갭을 채워 솔더 접속부 상에 가해지는 열 스트레스를 줄인다.
상호연결 시스템의 제조에 이용되는 공정 단계는 변경될 수 있으며, 가령 플레이팅, 증발, 와이어 범핑, 디스펜싱, 및 프린팅과 같은 공정 기술들을 포함한다. 리플로우 공정은 유동하는 공기 내에서, 또는 제어된 환경에서 수행될 수도 있다. 플립 칩 본딩 공정들은 붕괴를 제어하는(controlled-collapse) 칩 연결부(C4) 접근에 기반을 두는 것들, 또는 범프의 기하구조가 본딩 장비에 의해 제어되는 것들을 포함한다.
전형적인 플립 칩 상호연결 시스템의 어셈블리는 2개의 전체적인 작업들, 즉 (1) 플립 칩 본딩 및 (2) 캡슐화 또는 언더필을 필요로 한다. 플립 칩 본딩을 하는 동안, 범프된 다이는 먼저 점착성 플럭스를 이용하여 기판 상의 본딩 패드들에 정렬 및 부착된다. (범프들은 기판 위에 형성되거나, 또는 기판 및 다이 모두 위에 형성될 수 있으며, 그리고 본드 패드들이 다이 위에 형성될 수 있음을 유념하자.) 이후, 솔더가 용해되어 본드 패드와의 금속 결합을 형성하도록 모듈이 가열된다(리플로우 공정). 플립 칩 본딩 공정에 이어서 플럭스 잔유물들이 세정된다. 플럭스 잔여물들을 세정하는 데에 필요한 용제 물질은 전형적으로 매우 가연성이며, 그리고/또는 위험한 물질들이며, 일부는 발암성이다. 용제 물질들의 이러한 특성으로 인하여, 상당히 전문화된 장비를 필요로 하기 때문에 세정 단계는 많은 비용을 필요로 한다. 이 장비는 폭발 시험을 받아야할 수도 있으며, 공기 오염 및/또는 수질 오염으로부터 기술자들 뿐 아니라 주위 사회를 보호하기 위한 특별한 필터링 시스템을 구비해야할 수도 있다.
따라서, 리플로우 공정이 완료된 후 디바이스로부터 플럭스 잔유물을 제거하기 위한 세정 공정을 수행하지 않으면서, 플립 칩 구성으로 반도체 디바이스를 조립하는 방법이 필요하게 되었다.
본 발명은 일반적으로 플립 칩 구성으로 조립되는 반도체 디바이스 조립 방법에 관한 것으로서, 특히 플립 칩 구성을 위한 조립 공정에서 이후의 세정 단계를 필요로 하지 않는 플럭스의 적용에 관한 것이다.
도 1은 플립 칩 구성으로 기판과 다이를 조립하는 종래의 방법을 보여주는 흐름도이다.
도 2는 본 발명에 따라 노크린 플럭스를 이용하여 플립 칩 구성으로 기판과 다이를 조립하는 방법을 보여주는 흐름도이다.
도 3A 내지 3F는 종래 기술에 따라서 기판/다이 모듈을 조립하는 공정 단계 동안의 기판/다이의 단면들을 보여주는 도면으로서,
도 3A는 상부 표면에 본드 패드들이 형성된 기판을 도시하며,
도 3B는 본드 패드들을 덮는 것으로 도시된 종래 기술의 플럭스를 갖는 도 3A의 기판을 도시하고,
도 3C는 리플로우 공정이 준비된, 기판과 함께 정렬된 범프들을 갖는 다이를 구비하는 도 3B의 기판을 도시하며,
도 3D는 기판과 다이 사이에 플럭스 잔유물이 존재하는 리플로우 공정 후의 기판/다이 모듈을 도시하고,
도 3E는 기판과 다이 사이에 있는 플럭스 잔유물을 제거하기 위한 세정 공정 동안의 기판/다이 모듈을 도시하며,
도 3F는 기판과 다이 사이에 언더필이 적용된 기판/다이 모듈을 도시한다.
도 4A 내지 도 4E는 본 발명에 따라 기판/다이 모듈을 조립하는 공정 단계들 동안의 기판/다이의 단면들을 보여주는 도면으로서,
도 4A는 상부 표면에 본드 패드들이 형성된 기판을 도시하며,
도 4B는 본드 패드들을 덮는 것으로 도시된 본 발명에 따른 플럭스를 갖는 도 4A의 기판을 도시하고,
도 4C는 리플로우 공정이 준비된 기판과 함께 정렬된 범프들을 갖는 다이를 구비하는 도 4B의 기판을 도시하며,
도 4D는 기판과 다이 사이에 플럭스 잔유물이 존재하는 리플로우 공정 후의 기판/다이 모듈을 도시하고,
도 4E는 기판과 다이 사이에 있는 플럭스 잔유물을 제거하기 위한 세정 공정 동안의 기판/다이 모듈을 도시한다.
본 발명에 따르면, 상기 목적들과 다른 목적들 및 장점들은 노크린 플럭스(no clean flux)를 이용하여 플립 칩 구성으로 기판과 다이를 조립하는 방법에 의해 얻어진다. 노크린 플럭스들은 확실한 솔더 접속부를 형성하기 위하여 본드 패드들과 접촉하는 솔더 범프를 활성화시키는 충분한 화학적인 활동도와, 기판 및 다이를 본드 패드들과 접촉하는 솔더 범프들과 일직선으로 유지하기 위한 충분한 고정성, 및 많은 양의 제조 공정이 이용될 수 있게 하는 점성을 갖는다. 노크린 플럭스들은 리플로우 공정을 수행하는 동안 최소량의 잔유물 만을 남기는데, 이는 언더필 작용을 방해하지 않으며 솔더 접합부들에 나쁜 영향을 끼치지 않는다. 이러한 적용에 이용될 수 있는 노크린 플럭스들은 알파 금속사(Alpha Metals Co.)의 RM1919 및 인듐사(Indium Corporation)의 H208이다.
본 발명의 제 1 양상에서, 본드 패드들은 기판 위에 형성되고 솔더 범프들은 다이 위에 형성된다. 노크린 플럭스는 기판 위에 형성된 본드 패드들에 적용된다. 기판 위의 본드 패드들과 다이 위의 솔더 범프들을 정렬한 다음 리플로우 공정을 수행한다.
본 발명의 다른 양상에서, 다이와 기판 간의 갭은 언더필 물질로 채워진다.
노크린 플럭스를 이용하는 본 발명의 방법은, 시간 소모적이며 비용이 많이 드는 세정 공정을 이용하지 않을 수 있게 한다.
본 발명은 첨부 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 좀 더 명확하게 이해될 것이다. 하기의 설명으로부터 당업자들에게 명백해지는 바와 같이, 단지 본 발명을 수행하기 위한 최상의 방법을 본 발명의 실시예를 들어 설명하였다. 알 수 있는 바와 같이, 본 발명의 다른 실시예들이 또한 가능하고 몇몇 세부사항들이 여러가지의 명백한 양상들에서 변경될 수 있으며, 이들은 모두 본 발명의 범위내에서 가능하다. 따라서, 도면들 및 상세한 설명은 실질적으로 한정적인 것이 아니라 예시적인 것으로 간주되어야 한다. 첨부된 청구항들에서는 새로운 것으로 여겨지는 본 발명의 특성이 설명된다. 그러나, 본 발명 자체와 최상의 이용 방법, 및 다른 목적들 및 장점들은 첨부된 예시적인 실시예들로 구성된 하기의 상세한 설명을 첨부 도면과 함께 읽어봄으로써 이해될 것이다.
이제, 본 발명을 실행하기 위한 최상의 방법을 예시한 본 발명의 특정 실시예들에 대하여 상세히 설명한다.
도 1은 플립 칩 구성으로 칩과 기판을 조립하는 종래의 방법을 보여주는 흐름도이다. 도 1은 반도체 제조 분야에서의 표준 방법에 의해 형성된 기판(100)을 도시한다. 기판은 실리콘, 알루미나(세라믹), 유리, 또는 다양한 유기 기판들 중 하나가 될 수 있다. 본드 패드들 또는 솔더 범프들이 기판 위에 형성된다. 기판의 적절한 부분 위에 수동으로 브러싱 또는 스프레이함으로써 기판 및 본드 패드들 또는 솔더 범프들에 플럭스를 코팅한다. 다이(104)는 보통의 다이이며, 실리콘 기판 또는 갈륨 아세나이드 기판 위에 형성될 수 있다. 본드 패드들 또는 솔더 범프들이 다이 위에 형성되며, 이들은 상기 설명한 기판 위에 형성된 본드 패드들 또는 솔더 범들에 대응한다. 범프 물질은 다양한 Pb-기반 또는 Pb가 없는 솔더들이 될 수 있다. 웨이퍼의 본드 패드 금속화는 Ni-Au, Cr-Cu-Au, TiW-Cu, Ti-Cu, 또는 TiW-Au가 될 수 있다. 106에서 나타낸 바와 같이 플립 칩 구성으로 다이가 기판 위에 놓여진다. 플립 칩 구성은 액티브한 표면 영역이 기판 위에 "표면 영역을 아래로 하여(face-down)" 놓여지는 구성이다. 이후, 기판/칩 결합이 가열되어 108로 나타낸 바와 같이 솔더가 리플로우되게 한다. 기판/칩 결합은 110에 나타낸 바와 같이 세정되며, 112에 나타낸 바와 같이 기판과 다이 사이에 언더필이 적용되고, 114에 나타낸 바와 같이 보통의 나머지 제조 공정 단계들이 수행된다.
도 2는 본 발명에 따라 플립 칩 구성으로 칩과 기판을 조립하는 방법을 보여주는 흐름도이다. 도 2는 반도체 제조 분야에서의 표준 방법에 의해 형성된 기판(200)을 도시한다. 상기 설명한 바와 같이, 기판은 실리콘, 알루미나(세라믹), 유리, 또는 다양한 유기 기판들 중 하나가 될 수 있다. 본드 패드들 또는 솔더 범프들이 기판 위에 형성된다. 기판의 적절한 부분 위에 손으로 브러싱 또는 스프레이함으로써 기판 및 본드 패드들 또는 솔더 범프들에 본 발명에 따른 노크린 플럭스를 코팅한다. 다이(204)는 보통의 다이이며, 실리콘 기판 또는 갈륨 아세나이드 기판 위에 형성될 수 있다. 본드 패드들 또는 솔더 범프들이 다이 위에 형성되며, 이들은 상기 설명한 기판 위에 형성된 본드 패드들 또는 솔더 범들과 대응한다. 범프 물질은 다양한 Pb-기반 또는 Pb가 없는 솔더들이 될 수 있다. 웨이퍼의 본드 패드 금속화는 Ni-Au, Cr-Cu-Au, TiW-Cu, Ti-Cu, 또는 TiW-Au가 될 수 있다. 206에서 나타낸 바와 같이 플립 칩 구성으로 다이가 기판 위에 놓여져 기판/다이 모듈을 형성한다. 기판/다이 모듈에는 208에 나타낸 바와 같이 리플로우 공정이 수행되며, 210에 나타낸 바와 같이 기판과 다이 사이에 언더필 물질이 적용된다. 이후, 기판/다이 모듈에는 212에 나타낸 바와 같이 보통의 나머지 제조 공정 단계들이 수행된다.
도 3A 내지 도 3F는 종래 기술에 따라서 기판/다이 모듈을 조립하는 공정 단계 동안의 기판, 다이, 그리고 기판/다이의 단면도들을 도시한다. 도 3A는 본드 패드들이 형성된 기판(300)을 도시하며, 본드 패드들 중 하나는 302로 나타낸다. 상기 설명한 바와 같이, 기판은 실리콘, 알루미나(세라믹), 유리, 또는 다양한 유기 기판들 중 하나가 될 수 있다. 웨이퍼의 본드 패드 금속화는 Ni-Au, Cr-Cu-Au, TiW-Cu, Ti-Cu, 또는 TiW-Au가 될 수 있다. 본드 패드 물질의 선택은 기판 물질에 부분적으로 의존한다. 예를 들어, 기판이 세라믹 물질이라면 본드 패드 물질은 Ni-Au가 되며, 기판이 유기 물질이라면 본드 패드 물질은 Cu/Au 또는 솔더가 코팅된 Cu/Au가 된다.
도 3B는 기판(300)에 플럭스(304)를 코팅한 후의 단면도이다. 플럭스(304)의 주목적들 중 하나는 (설명될) 리플로우 공정 동안 기판(300)에 (설명될) 다이를 유지하기 위한 점착성 표면을 제공하는 것이다. 플럭스들은 일반적으로 3개의 구성물들: 용제(예를 들어, 알콜), 용액(예를 들어, 가령 지방성 알콜과 같은 고비등점 용제), 및 활성제(예를 들어, 카르복실산)을 포함한다. 용제는 플럭스(304)가 본드 패드들 위에 균일하게 코팅될 수 있게 한다. (설명될) 리플로우 공정은 대개, 용제가 증발되는 예열 단계로 구성된다. 이는 플럭스(304)가 솔더 및 본드 패드 금속화 위에 균일하게 코팅될 수 있게 한다. 온도에 있어서의 그 이상의 증가는 용액이 활성제와 함께 흐르게 한다. 활성제는 산화물을 감소시키며, 용액 및 활성제는 휘발된다.
도 3C는 액티브한 표면 상에 형성된 범프들을 갖는 다이(306)를 도시하는데, 이들 범프들 중 하나는 308로 표시된다. 다이(306)는 플립 칩 구성으로 기판 상에 표면 영역을 아래로 하여 놓여져 기판/다이 모듈(310)을 형성한다. 상기 설명한 바와 같이, 플럭스(304)의 점착성은 본드 패드들(302)과 솔더 범프들(308)이 정확히 정렬될 수 있도록, 다이(306)와 기판(300) 간의 정확한 정렬을 유지한다. 이후 기판/다이 모듈(310)에는 리플로우 공정이 수행된다. 리플로우 공정 동안, 솔더 범프들(308)은 솔더의 융점 이상의 온도로 가열된다. 솔더가 녹게 되면, 본드 패드들(302)과 야금술적인 결합을 형성한다.
도 3D는 리플로우 공정이 완료된 후의 기판/다이 모듈(310)을 보여준다. 플럭스 잔유물 영역들이 기판(300)과 다이(306) 사이에 남아있으며, 상기 플럭스 잔유물 영역들 중 하나는 312로 표시된다. 플럭스 잔유물 영역들(312)은 일반적으로 캐리어, 습윤제, 및 감소 작용의 부산물들에 의한 반응으로부터의 잔유물들을 포함한다. 도시된 플럭스 잔유물 영역들(312)은 (이후 설명될) 언더필 물질의 흐름을 방해할 수 있다.
도 3E는 314로 나타낸, 용제 물질이 플럭스 잔유물 영역들(312)을 제거하는 데에 이용되는 세정 공정을 받는 기판/다이 모듈(310)을 도시한다. 플럭스 잔유물들을 제거하는 데에 필요한 용제 물질은 전형적으로 상당히 가연성이며 그리고/또는 환경적으로 위험하고, 일부는 발암성이다. 용제 물질들의 이러한 특성으로 인하여, 상당히 전문화된 장비를 필요로 하기 때문에 세정 단계는 많은 비용을 필요로 한다. 이 장비는 폭발 시험을 받아야할 수도 있으며, 공기 오염 및/또는 수질 오염으로부터 기술자들 뿐 아니라 주위 사회를 보호하기 위한 특별한 필터링 시스템을 구비해야할 수도 있다.
도 3F는 기판(300)과 다이(306) 사이의 갭에 언더필 물질(316)이 채워져 있는 기판/다이 모듈(310)을 도시한다. 언더필 물질은 전형적으로 에폭시 수지이다. 언더필은 2가지의 기능을 한다. 언더필 물질의 첫 번째 기능은 칩을 보호하고 이후의 공정들 동안 서로 연결시키는 것이다. 언더필의 두 번째 기능은 상호연결 시스템의 신뢰성을 향상시키는 것이다.
도 4A 내지 도 4E는 본 발명에 따라 기판/다이 모듈을 조립하는 공정 단계들 동안의 기판, 다이 및 기판/다이의 단면들을 도시한다. 도 4A는 그 위에 본드 패드들이 형성된 기판(400)을 도시하며, 상기 본드 패드들 중 하나는 402로 표시된다. 상기 설명한 바와 같이, 기판은 실리콘, 알루미나(세라믹), 유리, 또는 다양한 유기 기판들 중 하나가 될 수 있다. 웨이퍼의 본드 패드 금속화는 Ni-Au, Cr-Cu-Au, TiW-Cu, Ti-Cu, 또는 TiW-Au가 될 수 있다. 본드 패드 금속 물질의 선택은 기판 물질에 부분적으로 의존한다. 예를 들어, 기판이 세라믹 물질이라면 본드 패드들은 Ni-Cu이며, 기판이 유기 물질이라면 본드 패드들은 Cu이다.
도 4B는 노크린 플럭스(404)가 기판(400)에 코팅되었음을 보여주는 도면이다. 플럭스(404)의 주목적들 중 하나는 (설명될) 리플로우 공정 동안 기판(400)에 (설명될) 다이를 유지하기 위한 점착성 표면을 제공하는 것이다. 플럭스들은 일반적으로 3개의 구성물들: 용제(예를 들어, 알콜), 용액(예를 들어, 가령 지방성 알콜과 같은 고비등점 용제), 및 활성제(예를 들어, 카르복실산))을 포함한다. 용제는 플럭스(404)가 본드 패드들 위에 균일하게 코팅될 수 있게 한다. (설명될) 리플로우 공정은 대개, 용제가 증발되는 예열 단계로 구성된다. 이는 플럭스(404)가 솔더 및 본드 패드 금속화 위에 균일하게 코팅될 수 있게 한다. 온도에 있어서의 그 이상의 증가는 용액이 활성제와 함께 흐르게 한다. 활성제는 산화물을 감소시키며, 용액 및 활성제는 휘발된다. 노크린 플럭스(404)는 알파 금속사(Alpah Metals Corporation)의 RM1919, 또는 인듐사(Indium Corporation)의 H208이다. 플럭스들은 하기의 기준들을 만족시키도록 개발되었다:
1. 플립 칩 방법에 이용될 수 있는 충분한 활동도. 플럭스는 범프들과 본드 패드들 간의 양질의 습윤을 달성하도록 인터페이스에서의 표면 장력을 깨뜨리거나 줄일 수 있게 할 뿐 아니라, Ni-Au, Cu, 또는 기판 위에 결합된 본드 패드들을 활성화시키는 충분한 활동도를 가져야 한다.
2. 잔유물이 언더필의 적용을 방해하지 않도록 하기 위한 적은 잔유물.
3. 잔유물은 솔더 접합부의 완전함에 불리하게 영향을 끼치지 않는다.
4. 다양한 언더필 물질들과의 호환성. 선택된 플럭스들은 폴리사이언스사(Polysciences Co.)에 의해 제조된 EPX 물질들 및 덱스터/하이솔사(Dexter/Hysol Co.) 물질, 또는 알파 금속과 호환이 가능한 것으로 제시되었다.
5. 플럭스는 브러시 분배 방법을 이용하여 코팅될 수 있도록 점성 및 유동적인 특성을 갖는다.
6. 많은 양을 제조할 수 있는 강력한 공정 능력을 갖는다.
7. 다이 크기에 의존하지 않는다.
8. 낮은 온도의 솔더들 뿐 아니라 높은 온도의 Pb/Sn 솔더와 함께 이용될 수 있다.
도 4C는 그의 액티브한 표면 상에 범프들이 형성된 다이(406)를 도시하며, 다이들 중 하나는 408로 나타낸다. 다이(406)는 플립 칩 구성으로 기판 상에 표면 영역을 아래로 하여 놓여져 기판/다이 모듈(410)을 형성한다. 상기 설명한 바와 같이, 플럭스(404)의 점착성은 본드 패드들(402)과 솔더 범프들(408)이 정확히 정렬될 수 있도록, 다이(406)와 기판(400) 간의 정확한 정렬을 유지한다. 이후 기판/다이 모듈(410)에는 리플로우 공정이 수행된다. 리플로우 공정 동안, 솔더 범프들(408)은 솔더의 융점 이상의 온도로 가열된다. 솔더가 녹게 되면, 본드 패드들(402)과 야금술적인 결합을 형성한다.
도 4D는 리플로우 공정이 완료된 후의 기판/다이 모듈(410)을 도시한다. 플럭스 잔유물 영역들이 기판(400)과 다이(406) 사이에 남아있으며, 상기 플럭스 잔유물 영역들 중 하나는 412로 표시된다. 플럭스 잔유물 영역들(412)은 일반적으로 캐리어, 습윤제, 및 감소 작용의 부산물들에 의한 반응으로부터의 잔유물들을 포함한다. 도시된 플럭스 잔유물 영역들(412)은 종래 기술의 시스템에서의 것 보다 훨씬 작으며, 이는 다음 단계에서 적용될 언더필 물질의 흐름을 덜 방해할 것 같다.
도 4D는 기판(400)과 다이(406) 사이의 갭에 언더필 물질(416)이 채워져 있는 기판/다이 모듈(410)을 도시한다. 언더필 물질은 전형적으로 에폭시 수지이다.
언더필은 2가지의 기능을 한다. 언더필 물질의 첫 번째 기능은 칩을 보호하고 이후의 공정들 동안 서로 연결시키는 것이다. 언더필의 두 번째 기능은 상호연결 시스템의 신뢰성을 향상시키는 것이다.
요약하면, 본 발명에 따라 노크린 플럭스를 이용하여 플립 칩 구성으로 조립된 반도체 디바이스의 조립 방법의 결과 및 장점들이 좀 더 완전하게 구현될 수 있게 된다. 이후의 세정 단계를 필요로 하지 않는 플럭스를 플립 칩 조립 공정에 적용하게 되면 제조 시간을 줄여 비용을 절감할 수 있게 된다.
본 발명의 실시예에 대한 상기 설명은 예시 및 설명의 목적으로 제시된 것이다. 제시된 정확한 형태에 본 발명을 한정하고자 하는 것은 아니다. 상기 설명된 제시에 비추어 명백한 변경들 또는 변형들이 이루어질 수 있다. 실시예는 보통의 당업자들이 본 발명을 다양한 실시예들에, 그리고 특정한 이용에 적절한 다양한 변경들과 함께 이용할 수 있게 하는 본 발명 원리 및 그의 실질적인 적용을 가장 잘 예시하도록 선택되어 설명된 것이다. 이러한 모든 변경들 및 변형들은 이들이 공정하게, 합법적으로, 그리고 정당하게 권리가 부여되는 범위에 따라 해석될 때, 첨부된 청구항들에 의해 규정되는 본 발명의 범위 내에 있다.

Claims (7)

  1. 플립 칩 구성으로 기판(400)과 다이(406)를 조립하는 방법으로서,
    상기 기판(400) 위에 본드 패드들(402)을 형성하는 단계와;
    상기 다이(406) 위에 솔더 범프들(408)을 형성하는 단계와;
    상기 다이(406)에 노크린 플럭스(404)를 코팅하는 단계와;
    상기 본드 패드들(402)과 접촉하는 상기 솔더 범프들(408)을 갖는 상기 다이(406)와 상기 기판(400)을 정렬시켜, 기판/다이 모듈(410)을 형성하는 단계와; 그리고
    상기 기판/다이 모듈(410)에 리플로우 공정을 수행하는 단계를 구비하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 노크린 플럭스(404)를 코팅하는 단계는,
    상기 본드 패드들(402)과 접촉하는 상기 솔더 범프들(408)을 활성화시켜 확실한 솔더 접합부를 형성하게 하는 충분한 활동도를 갖는 노크린 플럭스(404)를 코팅하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 노크린 플럭스(404)를 코팅하는 단계는,
    상기 기판(400) 및 상기 다이(406)가, 본드 패드들(402)과 접촉하는 솔더 범프들(408)과의 정렬을 유지할 수 있는 충분한 고정성을 갖는 노크린 플럭스(404)를 코팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 상기 노크린 플럭스(404)를 코팅하는 단계는,
    많은 양의 제조 공정의 이용을 가능하게 하는 점성을 갖는 노크린 플럭스(404)를 코팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 노크린 플럭스(404)를 코팅하는 단계는,
    상기 리플로우 공정 동안 언더필 동작을 방해하지 않고 상기 솔더 접합부에 나쁜 영향을 끼치지 않는 최소량의 잔유물(412)을 남기는 노크린 플럭스(404)를 코팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 상기 노크린 플럭스(404)를 코팅하는 단계는 RM1919 및 H208로 구성된 그룹으로부터 노크린 플럭스(404)를 선택하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 기판(400)과 상기 다이(406) 사이에 언더필 물질(416)을 적용하는 단계를 더 구비하는 것을 특징으로 하는 방법.
KR1020007010254A 1998-03-17 1999-03-17 플립 칩 조립을 위한 무세정 플럭스 KR100592121B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US09/040,643 1998-03-17
US09/040,643 US6103549A (en) 1998-03-17 1998-03-17 No clean flux for flip chip assembly
US9/040,643 1998-03-17
PCT/US1999/005868 WO1999048146A1 (en) 1998-03-17 1999-03-17 No clean flux for flip chip assembly

Publications (2)

Publication Number Publication Date
KR20010041942A true KR20010041942A (ko) 2001-05-25
KR100592121B1 KR100592121B1 (ko) 2006-06-22

Family

ID=21912121

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007010254A KR100592121B1 (ko) 1998-03-17 1999-03-17 플립 칩 조립을 위한 무세정 플럭스

Country Status (5)

Country Link
US (1) US6103549A (ko)
EP (1) EP1066650A1 (ko)
JP (1) JP2002507838A (ko)
KR (1) KR100592121B1 (ko)
WO (1) WO1999048146A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429238B1 (en) * 1999-06-10 2002-08-06 Shin-Etsu Chemical Co., Ltd. Flip-chip type semiconductor device sealing material and flip-chip type semiconductor device
US6475828B1 (en) * 1999-11-10 2002-11-05 Lsi Logic Corporation Method of using both a non-filled flux underfill and a filled flux underfill to manufacture a flip-chip
US6656765B1 (en) * 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
US7547579B1 (en) * 2000-04-06 2009-06-16 Micron Technology, Inc. Underfill process
US6333210B1 (en) 2000-05-25 2001-12-25 Advanced Micro Devices, Inc. Process of ensuring detect free placement by solder coating on package pads
US6528169B2 (en) 2000-07-06 2003-03-04 3M Innovative Properties Company No-flow flux adhesive compositions
US6333253B1 (en) * 2000-08-24 2001-12-25 Advanced Micro Devices, Inc. Pattern-block flux deposition
US6412680B1 (en) * 2000-09-26 2002-07-02 Agere Systems Guardian Corp. Dual-in-line BGA ball mounter
US6713318B2 (en) * 2001-03-28 2004-03-30 Intel Corporation Flip chip interconnection using no-clean flux
TWI289491B (en) * 2002-04-16 2007-11-11 Tadatomo Suga Reflow soldering method
US6887319B2 (en) 2002-04-16 2005-05-03 Senju Metal Industry Co., Ltd. Residue-free solder paste
US6835593B2 (en) * 2002-08-01 2004-12-28 Rohm Co., Ltd. Method for manufacturing semiconductor device
US7842948B2 (en) 2004-02-27 2010-11-30 Nvidia Corporation Flip chip semiconductor die internal signal access system and method
JP2007189210A (ja) * 2005-12-13 2007-07-26 Shin Etsu Chem Co Ltd フリップチップ型半導体装置の組立方法及びその方法を用いて製作された半導体装置
US7767032B2 (en) 2006-06-30 2010-08-03 W.C. Heraeus Holding GmbH No-clean low-residue solder paste for semiconductor device applications
JP5920143B2 (ja) * 2012-09-25 2016-05-18 豊田合成株式会社 Ledチップの実装方法
US20170173745A1 (en) 2015-12-22 2017-06-22 International Business Machines Corporation No clean flux composition and methods for use thereof
JP7356112B2 (ja) * 2018-03-09 2023-10-04 株式会社オリジン フラックス、ソルダペースト、はんだ付けプロセス、はんだ付け製品の製造方法、bgaパッケージの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03238195A (ja) * 1990-02-16 1991-10-23 Nippon Alpha Metals Kk フラックス組成物
US6077725A (en) * 1992-09-03 2000-06-20 Lucent Technologies Inc Method for assembling multichip modules
US5872051A (en) * 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
US5647123A (en) * 1995-10-16 1997-07-15 Motorola, Inc. Method for improving distribution of underfill between a flip chip die and a circuit board
US5953814A (en) * 1998-02-27 1999-09-21 Delco Electronics Corp. Process for producing flip chip circuit board assembly exhibiting enhanced reliability

Also Published As

Publication number Publication date
KR100592121B1 (ko) 2006-06-22
EP1066650A1 (en) 2001-01-10
JP2002507838A (ja) 2002-03-12
WO1999048146A1 (en) 1999-09-23
US6103549A (en) 2000-08-15

Similar Documents

Publication Publication Date Title
US6103549A (en) No clean flux for flip chip assembly
JP2589239B2 (ja) 熱硬化可能な接着剤およびこれを用いた電気的コンポーネント組立体
EP1386356B1 (en) Fluxless flip chip interconnection
US6774497B1 (en) Flip-chip assembly with thin underfill and thick solder mask
US5814401A (en) Selectively filled adhesive film containing a fluxing agent
US5988485A (en) Flux cleaning for flip chip technology using environmentally friendly solvents
US5650667A (en) Process of forming conductive bumps on the electrodes of semiconductor chips using lapping and the bumps thereby created
JPH07302797A (ja) 半導体素子ならびにその製造および使用方法
JPH1197480A (ja) 導電性接着剤による相互接続構造物
JP2001189343A (ja) ワイヤボンディング方法と半導体デバイス
JPH06188290A (ja) マルチチップモジュールをアセンブルするための方法及び装置
US5973406A (en) Electronic device bonding method and electronic circuit apparatus
US7452750B2 (en) Capacitor attachment method
EP2141738A2 (en) Chip-level underfill process and structures
KR20080024217A (ko) 무연 반도체 패키지
JP2014123752A (ja) タイトピッチのフリップチップ集積回路のパッケージを作る方法
US20020056909A1 (en) Semiconductor chip package and method of fabricating the same
US20030226877A1 (en) Thermal solder writing eutectic bonding process and apparatus
Kallmayer et al. A new approach to chip size package using meniscus soldering and FPC-bonding
US6098867A (en) Automated brush fluxing system for application of controlled amount of flux to packages
McCann et al. Package characterization and development of a flip chip QFN package: fcMLF
Kallmayer et al. Reliability investigations for flip-chip on flex using different solder materials
JP3235192B2 (ja) 配線基板の接続方法
JP3344254B2 (ja) 半導体装置製造方法
Greig Flip Chip Assembly

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130522

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140521

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150519

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee