JPS61150228A - Ｌｓｉ検査回路 - Google Patents
Ｌｓｉ検査回路Info
- Publication number
- JPS61150228A JPS61150228A JP27709284A JP27709284A JPS61150228A JP S61150228 A JPS61150228 A JP S61150228A JP 27709284 A JP27709284 A JP 27709284A JP 27709284 A JP27709284 A JP 27709284A JP S61150228 A JPS61150228 A JP S61150228A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- wafer
- circuit
- lsi
- cpu chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＬＳＩウエーノ・の高速かつ簡便な検査が可能
な検査回路に関するものである。
な検査回路に関するものである。
従来の技術
ＬＳＩが大規模になるにつれ、その機能検査は増々困難
になりつつある。その解決策としてＬＳＩ２、、− 回路に検査機能を付加することが試みられている。
になりつつある。その解決策としてＬＳＩ２、、− 回路に検査機能を付加することが試みられている。
特に、ウェーハスケールの大規模集積回路では、検査パ
ターンを生成し出力結果を判定する専用回路またはＣＰ
Ｕをあらかじめウェーハ上に形成して、それを動作させ
ることでウェーハ内の各構成ユニットの良否を判定し、
良品ユニット間の結線を行なうことが行なわれている（
例えば、配線のヒユーズプログラミング）。
ターンを生成し出力結果を判定する専用回路またはＣＰ
Ｕをあらかじめウェーハ上に形成して、それを動作させ
ることでウェーハ内の各構成ユニットの良否を判定し、
良品ユニット間の結線を行なうことが行なわれている（
例えば、配線のヒユーズプログラミング）。
発明が解決しようとする問題点
このような従来のＬＳＩ検査回路は、他回路と一緒にウ
ェーハ上に形成されるため、プロセス不良により検査回
路自体が動作しないことがある。
ェーハ上に形成されるため、プロセス不良により検査回
路自体が動作しないことがある。
そのため検査回路を複数個形成して、ウェーハ内の構成
ユニットだけでなく検査回路にも冗長性を持たせなけれ
ばならず、それだけ全体システムが複雑になり捷たコス
トアップになっていた。
ユニットだけでなく検査回路にも冗長性を持たせなけれ
ばならず、それだけ全体システムが複雑になり捷たコス
トアップになっていた。
本発明は、簡単な構成で検査回路の冗長性を削除し、大
規模集積回路の検査を効率化することを目的としている
。
規模集積回路の検査を効率化することを目的としている
。
問題点を解決するだめの手段
３、、、一
本発明は上記問題点を解決するだめ、あらかじめ用意し
た汎用性の高い良品ＣＰＵチップを検査回路としてウェ
ーハ上に装着し、ウェーハ上の回路端子とＣＰＵ回路端
子を接続してウェーハ内の構成ユニットの検査を行なう
ものである。
た汎用性の高い良品ＣＰＵチップを検査回路としてウェ
ーハ上に装着し、ウェーハ上の回路端子とＣＰＵ回路端
子を接続してウェーハ内の構成ユニットの検査を行なう
ものである。
作用
本発明は上記した構成により、ウェーハ上に検査回路と
して組み込捷れだ良品ＣＰＵから内蔵プログラムに従っ
た検査パターンがウェーハ上の構成ユニットに印加され
、構成ユニットからの出力はＣＰＨに読み込まれて期待
値との比較が行なわれ、良否の判定が下される。
して組み込捷れだ良品ＣＰＵから内蔵プログラムに従っ
た検査パターンがウェーハ上の構成ユニットに印加され
、構成ユニットからの出力はＣＰＨに読み込まれて期待
値との比較が行なわれ、良否の判定が下される。
実施例
第１図は本発明のＬＳＩ検査回路の一実施例を示す平面
図である。第１図において、ウェーハの非能動領域すな
わち非活性領域１上に有機樹脂等を用いて良品のＣＰＵ
チップ２を接着する。領域１０周辺には、ウェーハ内の
回路構成ユニットを結ぶ信号線、電源ライン、グランド
ライン用のＡＡ電極３が配列されており、ＣＰｔＴチッ
プ２上のＡ４電極４と金もしくはＡβワイア線５にて接
続されている。ＣＰＵを動作させるために、外部からプ
ローブを電源パッド６およびグランドパッド７に立てて
、電力を供給し、クロックおよびスタート信号をそれぞ
れパッド８，９から与える。検査を実行するだめの命令
は、ＣＰＵ内部のＲＯＭもしくはＥＰＦＩＯＭＪＣ格納
されており、ＣＰＵはスタート信号を受けて検査命令の
実行を開始する。検査した結果は一時的にＣＰＵ内のＲ
ＡＭに格納しておき、全数検査が完了した時点で直列デ
ータの形でパッド１０から外部に送り出す。
図である。第１図において、ウェーハの非能動領域すな
わち非活性領域１上に有機樹脂等を用いて良品のＣＰＵ
チップ２を接着する。領域１０周辺には、ウェーハ内の
回路構成ユニットを結ぶ信号線、電源ライン、グランド
ライン用のＡＡ電極３が配列されており、ＣＰｔＴチッ
プ２上のＡ４電極４と金もしくはＡβワイア線５にて接
続されている。ＣＰＵを動作させるために、外部からプ
ローブを電源パッド６およびグランドパッド７に立てて
、電力を供給し、クロックおよびスタート信号をそれぞ
れパッド８，９から与える。検査を実行するだめの命令
は、ＣＰＵ内部のＲＯＭもしくはＥＰＦＩＯＭＪＣ格納
されており、ＣＰＵはスタート信号を受けて検査命令の
実行を開始する。検査した結果は一時的にＣＰＵ内のＲ
ＡＭに格納しておき、全数検査が完了した時点で直列デ
ータの形でパッド１０から外部に送り出す。
フルウェーハスケールのＬＳＩの検査について、第２図
をもとに説明する。ウェーハ１１上にＲＡＭ。
をもとに説明する。ウェーハ１１上にＲＡＭ。
ＲＯＭ、レジスタ等の回路構成ユニット１２が冗長性を
もたせて形で、すなわち複数個ずつ配列されている。各
構成ユニットは、アドレスが割当てられておりＣＰｔｒ
からアクセスできるようになっている。各ユニットで共
通な入出力信号は全て結線されており、ＣＰＵから選択
されたユニットのみ、内部に信号が入力されて動作する
。出力信号５べ−・ は、選択されたユニシトのみから与えられるため、ＣＰ
Ｕはその値を検査してそのユニットの良否結果を０，１
の２進符号でＣＰＨの内部ＲＡＭに書き込む。全ユニッ
トの検査が終了すると結果をＲＡＭから読み出し、その
結果に従って不良ユニットをレーザビームによる配線ト
リミング等の手法を用いて結線から分離し、良品ユニッ
トのみからなる全体回路を実現する。
もたせて形で、すなわち複数個ずつ配列されている。各
構成ユニットは、アドレスが割当てられておりＣＰｔｒ
からアクセスできるようになっている。各ユニットで共
通な入出力信号は全て結線されており、ＣＰＵから選択
されたユニットのみ、内部に信号が入力されて動作する
。出力信号５べ−・ は、選択されたユニシトのみから与えられるため、ＣＰ
Ｕはその値を検査してそのユニットの良否結果を０，１
の２進符号でＣＰＨの内部ＲＡＭに書き込む。全ユニッ
トの検査が終了すると結果をＲＡＭから読み出し、その
結果に従って不良ユニットをレーザビームによる配線ト
リミング等の手法を用いて結線から分離し、良品ユニッ
トのみからなる全体回路を実現する。
なお、ＣＰＵをチップのままの形でウェーハに装着する
場合について説明してきたが、パッケージングされたも
の（例えば、フラットパッケージ等）を使用することも
可能である。
場合について説明してきたが、パッケージングされたも
の（例えば、フラットパッケージ等）を使用することも
可能である。
発明の効果
以上述べてきたように、本発明によれば、検査回路とし
て別チップの良品ＣＰＵを使用するので、検査回路に冗
長性を持たせる必要がなく、それだけ簡単にかつまた低
コストでＬＳＩの検査回路が実現できる。
て別チップの良品ＣＰＵを使用するので、検査回路に冗
長性を持たせる必要がなく、それだけ簡単にかつまた低
コストでＬＳＩの検査回路が実現できる。
第１図は本発明の一実施例におけるＬＳＩ検査Ａ−
回路を示す平面図、第２図は本発明の他の実施例のＬＳ
Ｉ検査回路を示す平面図である。 １・・・・・・非能動領域、２・・・・・・ＣＰＵチッ
プ、３゜４・・・・・・Ａ７ｊ電極、６・・・・・・金
ワイア、１１・・・・・・ウェーハ、１２・・・・・・
回路構成ユニット。
Ｉ検査回路を示す平面図である。 １・・・・・・非能動領域、２・・・・・・ＣＰＵチッ
プ、３゜４・・・・・・Ａ７ｊ電極、６・・・・・・金
ワイア、１１・・・・・・ウェーハ、１２・・・・・・
回路構成ユニット。
Claims (2)
- （１）ウェーハ表面の非能動領域上に、良品ＣＰＵチッ
プを装着し、ウェーハ上にあらかじめ設けられた信号お
よび電源およびグランド用の金属電極と前記ＣＰＵチッ
プ上の金属電極とを選択的に接続することを特徴とする
ＬＳＩ検査回路。 - （２）ＣＰＵチップをパッケージングされたものとし、
ウェーハ上の金属電極とパッケージのリードとを選択的
に接続するようにした特許請求の範囲第１項記載のＬＳ
Ｉ検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27709284A JPS61150228A (ja) | 1984-12-24 | 1984-12-24 | Ｌｓｉ検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27709284A JPS61150228A (ja) | 1984-12-24 | 1984-12-24 | Ｌｓｉ検査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150228A true JPS61150228A (ja) | 1986-07-08 |
| JPH0577177B2 JPH0577177B2 (ja) | 1993-10-26 |
Family
ID=17578660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27709284A Granted JPS61150228A (ja) | 1984-12-24 | 1984-12-24 | Ｌｓｉ検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316633A (ja) * | 1985-07-24 | 1988-01-23 | ハインツ クル−ク | 集積回路の構成部品を試験するための回路装置 |
| JP2007303595A (ja) * | 2006-05-12 | 2007-11-22 | Yanmar Co Ltd | トランスミッション |
-
1984
- 1984-12-24 JP JP27709284A patent/JPS61150228A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316633A (ja) * | 1985-07-24 | 1988-01-23 | ハインツ クル−ク | 集積回路の構成部品を試験するための回路装置 |
| JP2007303595A (ja) * | 2006-05-12 | 2007-11-22 | Yanmar Co Ltd | トランスミッション |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577177B2 (ja) | 1993-10-26 |
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