JP3237166B2 - 半導体装置の検査方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の検査方法
に関する。本発明は特に、ＩＣ等をパッケージ化して最
終組立てし、出荷する直前に行う最終的な実動作検査工
程について、改良を行うものである。

【０００２】

【従来の技術】従来、半導体装置、例えばＩＣは、最終
的にパッケージ化されて組立てられた後、実際に各素子
を作動させて、検査を行っている。この最終検査は、通
常高温状態で長時間かけて行われ、バーンインと称され
ている。

【０００３】ＩＣに代表される半導体装置の検査は、各
工程で行われ、素子化後出荷前に行う検査としては、各
素子が形成されたウェハの全体の基本的な検査として行
われる１ＰＣ（ＰＣはペレットチェックの略）と称され
る検査、及び各素子について検査を行う２ＰＣと称され
る検査がある。上述したバーンインは、これら１ＰＣ，
２ＰＣとは別個に行われるものである。従来バーンイン
は、２ＰＣ以後に、ＩＣが組立てられてパッケージ化さ
れた状態で行われていた。

【０００４】即ち、従来技術にあっては、素子が形成さ
れたウェハについて、１ＰＣ，２ＰＣを行い、その後各
素子を切断分離していわゆるダイシング工程を行い、こ
れによりＩＣを構成する各チップに分け、これをパッケ
ージ化して組立てて完成品とする。このパッケージ化さ
れた組立品の状態で、従来はバーンインが行われる。通
常、バーンインボードと称されるボードを用い、ソケッ
ト等に各ＩＣを取付け、各素子を実際にすべて動作させ
て検査を行う。

【０００５】このようにすべての素子について実動作を
行わせるバーンインが必要なのは、主として、低速で進
行する特性の不安定性（これは主にプロセスに起因する
と考えられる）をリジェクトするためである。また、各
素子を実際に働作させないと、各素子間の関連等による
不良等、実際に動かしてみないと判別できない不良が、
出荷後の製品に残ってしまうおそれがあるからである。

【０００６】

【発明が解決しようとする問題点】上述のように従来技
術にあっては、各素子の実動作検査であるバーンイン
は、装置組立て終了後、パッケージ化された状態で、一
般に測定の一環として行われている。このような従来の
検査方法には、次のような問題点がある。

【０００７】ソケットやバーンインボードが消耗品で
あり、コスト高である。特にＩＣの端子は、微細かつ複
雑であり、ソケットも複雑になり、高価である。

【０００８】バーンインボード、バーンイン装置が大
型であるが、その割にはスループットが小さい。

【０００９】ソケットの信頼性に問題があり、バーン
インを逃れているものが残る可能性がある。微細な端子
を有するＩＣパッケージを装着するので、端子が曲がっ
たりすることもあり、ソケットが必ずしも全て適正に各
素子の端子を受容しきっているとは言い切れないからで
ある。かつ、例えば、１つの端子が接触不良であるため
に実動作せず、よってバーンインを逃れると、バーンイ
ンでは合格と判断されても、その端子に係る部分が実は
不良であったため、ＩＣ全体が不良である場合がチェッ
クできなくなる。とりわけ、ＭＣＭ（マルチチップモジ
ュラー）と称される半導体装置には、多数のメモリが組
み込まれているが、これは１つのメモリが不良でも全体
が不良になることがあり、かかる場合バーンイン逃れは
きわめて問題になる。

【００１０】自動化が困難である。特に、ＴＳＯＰ
（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａ
ｇｅ）と称する薄くて小さいパッケージは、複雑で、ソ
ケットに装着するのが手間がかかり、自動化しにくい。
よって人手の作業を要し、手間が煩雑である。

【００１１】パッケージ化せず、ＩＣチップとして出
荷するものについては、バーンインはできない。従来の
バーンインは、完成品にしてソケットに装着して試験を
行うものだからである。

【００１２】パッケージ後の検査であるため、不良品
はパッケージも含めた全体が使用できず、パッケージの
分コストが増大する。特に、前記ＴＳＯＰのように高価
なパッケージについては、コストの問題が大きくなる。

【００１３】

【発明の目的】本発明は上記従来技術の諸問題点を解決
して、容易にかつ安価に、それ程時間を要さずに検査が
でき、自動化も可能であり、また、チップで出荷する装
置に対しても検査が行え、検査逃れによるチェックの不
満の問題も防止できる半導体装置の検査方法を提供しよ
うとするものである。

【００１４】

【課題を解決するための手段】本発明においては、下記
構成をとることにより、上記した目的を達成する。

【００１５】すなわち本出願の請求項１の発明は、次の
とおりである。

【００１６】本出願の請求項１の発明は、複数の素子を
有する半導体装置の各素子を、半導体装置をパッケージ
化して最終組立てするより以前にウェハ段階で実動作さ
せて検査を行う実動作検査工程を含む半導体装置の検査
方法であって、被検査素子の検査用接続部上に、該接続
部を少なくとも残して絶縁層を形成するとともに、該絶
縁層の材料としては物理的または化学的処理により除去
可能な材料を用い、次いで検査用配線を形成してこれに
より検査用の接続をとって検査を行い、検査後、絶縁層
を処理することにより、形成した検査用配線とともに該
絶縁層を除去することを特徴とする半導体装置の検査方
法であり、この構成により上記目的を達成するものであ
る。

【００１７】本出願の請求項２の発明は、次のとおりで
ある。

【００１８】本出願の請求項２の発明は、絶縁層が、パ
ターニング可能な有機レジスト材料から成る請求項１に
記載の半導体装置の検査方法であり、この構成により上
記目的を達成するものである。

【００１９】

【作用】本発明によれば基本的に、バーンインに相当す
る検査を、ウェハ段階で行うので、大がかりなバーンイ
ン装置は不要であり、かつ、ソケットに装着する必要が
なく、高価なソケットを消費しなくてすむ。検査逃れの
おそがなく、完全なチェックが可能ならしめられる。か
つ、チップ段階で出荷する装置にも適用できる。不良と
なった装置のパッケージの無駄もない。工程は容易で、
スループットを上げることができ、自動化も可能であ
る。

【００２０】かつ本発明によれば、容易な構成で、上記
効果を実現できる。

【００２１】

【実施例】以下本出願の発明の実施例について、図面を
参照して説明する。なお当然のことではなるが、本出願
の発明は実施例により限定されるものではない。

【００２２】参考例 本発明の具体的実施例の説明に先立ち、本発明外の参考
の実施例を説明する。以下便宜的に実施例または実施例
１と称する。本実施例は、微細化・集積化したメモリ半
導体装置であって、特に配線が微細化し、０．３５μｍ
レベルのパターンに至っている半導体装置を検査する場
合を示す。

【００２３】図１に、本実施例の検査工程を示す。図１
に示すように、本実施例においては、複数の素子を有す
る半導体装置の各素子を実動作させて検査を行う実動作
検査工程（以下「バーンイン工程」と称する）III を、
半導体装置をパッケージ化して最終組立てする組立工程
Ｖより以前に、ウェハ段階で行う。

【００２４】特に本実施例では、ウェハ１上の被検査素
子の検査用接続部２（ここでは組立時の接続用ボンディ
ングパッドをそのまま用いる）上に、該接続部２を少な
くとも残して絶縁層３を形成し（絶縁層形成工程Ｉ）、
次いで検査用配線４を形成し（バーンイン配線形成工
程）、これにより検査用の接続をとって検査を行い（バ
ーンイン工程III ）、検査後、絶縁層上面の配線を除去
する工程（配線除去工程）を行う。

【００２５】本実施例において、絶縁層３の材料として
は、耐性の大きい有機樹脂材料、または無機材料を用い
る。特にここでは化学的処理に対して安定であり、ま
た、物理的にも強いＰＩＱ樹脂等のポリイミド樹脂を用
いた。

【００２６】更に詳しくは、本実施例の検査方法におい
ては、まず、図１のＩに示すように、素子の事前の検査
（ペレットチェック）、特に２ＰＣ済の半導体ウェハ１
（ここではメモリセルを形成したＳｉ半導体ウェハ）
に、上記のような絶縁層３を形成する。この時、接続部
２であるボンディングパッド部は開口しておいて、電気
的接続ができるようにする。この際、特に高い位置精度
は要さない。なお、バーンイン前に事前チェック（２Ｐ
Ｃ）を行うのは、バーンインができないような不良、例
えば電源ショートなどのＤＣ不良等の有無を検査するた
めである。

【００２７】次に、図１のIIに示すように、バーンイン
用の配線４の形成を行う。配線材料は、任意の導電材料
を用いればよい。ここではＡｌを用いた。必要であれ
ば、２層配線とする。この工程IIにより、図２に示すよ
うに、ウェハ１全面に絶縁層３が形成され、検査用接続
部２に配線４が形成された被検査ウェハが得られる。な
お検査用接続部２とするバーンインパッド部から検査用
のリードを引き出すのは、図２に示すように、ウェハ１
の周辺のランドを用い、ここからリードを引き出すよう
にする。即ち、図示のように、ウェハ１の周辺に、バー
ンイン用のパッド（接続部２）を形成しておき、バーン
インではプロービング等により、ウェハ１に直接電気的
接続を行い、バーンインを行うようにする。

【００２８】次いで、上記のように検査用配線を形成し
たウェハ１について、バーンイン工程III を行う。これ
は、ウェハ１上の各素子について、長時間高温状態での
実動作を行わせる試験である。

【００２９】本実施例は、メモリＩＣについて本発明に
係るバーンインを行う例である。このようなメモリの場
合、ボンディングパッドは１個のＩＣ当たりせいぜい４
０個であり、バーンインの回路は、各ＩＣの同じパッド
を全てパラレルにつなげばいいだけである。即ち、図３
に示すように、ＩＣ１，ＩＣ２，ＩＣ３，ＩＣ４・・・
の各ＩＣはそのパッドをパラレルにつないで、バーンイ
ンのための接続５とする。従って、絶縁膜の穴あけ精度
や、配線の幅（導体パターン幅）はラフで良く、容易な
工程で実施できる。例えばこの例では、０．１ｍｍオー
ダーで行っている。

【００３０】バーンイン終了後、配線除去工程IVを行
う。この工程では、配線４の内、少なくとも上表面の配
線が除去されればよい。例えば図１のIVに示すように、
ボンディングパッド部（接続部２）に配線材料が残って
いてもよい。残った配線部分を符合４１で示す。このよ
うな配線除去は、例えば、「ふき取り」によって、容易
に行うことができる。本実施例では具体的には、布材な
どでふき取ることで、Ａｌ配線を簡単に除去できた。こ
のふき取りのとき、絶縁層３がＩＣに対する保護膜とな
るので、ＩＣに影響が及ぼされることはない。Ａｌ膜以
外にも、例えば銀ペーストの如き導電材をバインダーを
用いて混練したものも、ふき取りで容易に除去できる。
ふき取り以外にも、例えばウォータージェットを用いて
水流により少なくとも上表面の配線４を除去でき、また
あるいは、化学的処理により配線４を除去してしまうの
でもよい。

【００３１】その後にＰＣ工程Ｖにおいてペレットチェ
ックを行い、新たに見い出された不良にマークする。Ｐ
Ｃ工程を行うのは、バーンイン工程では普通実動作を行
わせるだけで、測定（チェック）はしないからである。

【００３２】その後に、ダイシング以降の組立て工程VI
IIを行う。図１のVIIIに、接続部２（ボンディングパッ
ド）に、金線等のワイヤ５により、ワイヤボンディング
がなされた状態を示す。図示のように、配線材料の残り
４１があっても、ボンディングに何ら不都合はない。

【００３３】その後、必要に応じて、組立て後のファイ
ナルチェック（ＦＣ）を行うようにすることもできる。

【００３４】本実施例によれば、次に示すような数々の
効果利点を得ることができる。 ソケット、バーンインボードは必要ない。 ウェハ自体でバーンインするため、同数の検査に要す
るバーンイン装置の規模が、１／１０程度となる。 メカニカルな接続がなく、バーンイン逃れはない。 自動化は、ウェハラインの技術を使って可能である。 組立て後のパッケージ品でなく、ＩＣチップとしてバ
ーンイン済装置を出荷可能である。 よって上記の結果、下記の効果が更にもたらされる。 バーンイン自体に要するエネルギー（ヒーター容量
等）が少なくて済む。 信頼性が高い検査が実現でき、歩留りも向上できる。
例えば、チップ出荷後ＭＣＭ等に組む場合の歩留り、信
頼性を大幅に向上させる。 コストダウンが可能である。

【００３５】更に本実施例では、耐性の良い絶縁層材料
（ポリイミド樹脂など。あるいは無機材料を用いても同
様）を使用したので、配線除去を必ずしも化学的手段に
よらなくても可能であり、信頼性上有利である。

【００３６】実施例２本実施例は、本発明の具体的実施例である。これは上記
参考例と同様なメモリ装置の検査に本発明を適用したも
のである。

【００３７】図４にこの実施例の検査工程を示す。図４
に示すように、本実施例においては、複数の素子を有す
る半導体装置の各素子を実動作させて検査を行う実動作
検査工程（バーンイン工程）III を、半導体装置をパッ
ケージ化して最終組立てする組立工程Ｖより以前に、ウ
ェハ段階で行う際に、被検査素子の検査用接続部２（ボ
ンディングパッド部）上に、該接続部２を少なくとも残
して絶縁層３１を形成するとともに、該絶縁層３１の材
料としては物理的または化学的処理により除去可能な材
料を用い（絶縁層形成工程Ｉ）、次いで、検査用配線４
を形成して（バーンイン配線形成工程）、これにより検
査用の接続をとって検査（バーンイン）を行い（バーン
イン工程III)、検査後、少なくとも該絶縁層３１を処理
することにより、形成した検査用配線４及び該絶縁層３
１を除去する（配線及び絶縁層除去工程IVａ）ものであ
る。

【００３８】本実施例において、物理的または化学的処
理により除去可能な絶縁層形成材料としては、フォトリ
ソグラフィー技術において使用されるパターン形成容易
なレジスト剤を用いた。これは、溶剤により除去可能で
あるので、有利に用いることができる。その他、物理的
に除去できるもの（例えば機械的剥離でダストなく除去
できるものなど）や、薬剤処理で化学的に除去できるも
のを用いることができる。

【００３９】配線４は、それ自体除去されるものでなく
ても、絶縁材３の除去に伴い、リフトオフされる如く除
去されるものであってもよい。ダスト発生防止の点から
は、配線自体も化学的または物理的に除去されるもので
あることが望ましい。例えば、有機導電材を好ましく用
いることができる。また、希酸で除去可能なＩｎ（イン
ジウム）を用いることも好ましい。本実施例ではＩｎを
成膜して、配線４とした。その他、Ｆｅ薄膜や、ペース
ト状金属（Ａｇペースト）等を用いるのでもよい。

【００４０】絶縁材３の材料は、物理的または化学的処
理により容易に除去はされるが、バーンイン時の長時間
高温下での検査に対し、耐性が良好であるものであるこ
とが望まれる。

【００４１】本実施例は、次のような具体的工程を経
る。まず、ウェハの完成品（実施例１と同様、２ＰＣ済
で、不良ペレットにマークのあるもの）に、接続部２
（ボンディング部）に穴あけした絶縁層３１を形成す
る。これが図４にＩで示す絶縁層形成工程Ｉである。

【００４２】次に、その上に導体パターンを形成して配
線４とし、回路とする。本実施例ではＩｎ薄膜により、
配線４を形成した。また、実施例１で図２を用いて説明
したのと同様に、入出力のためのラッドをウェハ１の周
辺に設ける。これが図４にIIで示すバーンイン配線形成
工程である。

【００４３】必要な場合は、上記Ｉ，IIをくり返す。

【００４４】ウェハ１の周辺のランドから、プロービン
グ等の方法によりリードを引き出し、バーンインを行
う。これが図４にIII で示すバーンイン工程である。接
続は、図３に示したものと同様にすればよい。

【００４５】バーンイン終了後、上記で形成した絶縁層
３、配線３を除去する。この例では、まず配線３である
Ｉｎを希酸で溶解除去し、次いで絶縁層３であるレジス
トをその専用溶剤で溶かして、除去した。可能なら、双
方の除去を同様に行ってもよい。

【００４６】ダイシング工程VII の後、組立て工程VIII
を行い、ワイヤ５によるボンディングを行って、完成品
とする。

【００４７】本実施例も、実施例１と同様の効果を奏す
ることができるものである。

【００４８】

【発明の効果】上述の如く本発明の半導体装置の検査方
法は、容易にかつ安価に、それ程時間を要さずに検査が
でき、自動化も可能であり、また、チップで出荷する装
置に対しても検査が行え、検査逃れによるチェックの不
備の問題も防止できるという効果を有する。

【図面の簡単な説明】

【図１】実施例１の工程を示す。

【図２】実施例１の被検査ウェハを示す。

【図３】実施例における検査のための半導体装置接続例
を示す。

【図４】実施例２の工程を示す。

【符合の説明】

１ ウェハ ２ 接続部 ３，３１ 絶縁層 ４ 配線

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数の素子を有する半導体装置の各素子
   を、半導体装置をパッケージ化して最終組立てするより
   以前にウェハ段階で実動作させて検査を行う実動作検査
   工程を含む半導体装置の検査方法であって、 被検査素子の検査用接続部上に、該接続部を少なくとも
   残して絶縁層を形成するとともに、該絶縁層の材料とし
   ては物理的または化学的処理により除去可能な材料を用
   い、次いで検査用配線を形成してこれにより検査用の接
   続をとって検査を行い、検査後、絶縁層を処理すること
   により、形成した検査用配線とともに該絶縁層を除去す
   ることを特徴とする半導体装置の検査方法。
2. 【請求項２】絶縁層が、パターニング可能な有機レジス
   ト材料から成る請求項１に記載の半導体装置の検査方
   法。