JP2002305265A - 試験用端子内蔵半導体装置およびその試験方法 - Google Patents
試験用端子内蔵半導体装置およびその試験方法Info
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- Tests Of Electronic Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 容易に実装基板上での半導体装置単体の動作
状況について評価することができる試験用端子内蔵半導
体装置を得る。 【解決手段】 シリコンチップ２の上方に、ガラエポ基
板１から略同一の高さで設けられ、そのシリコンチップ
２の外部接続用パッドおよび評価解析用パッドにＡｕ線
ワイヤー１２を介して接続された複数のサブリード１３
と、ガラエポ基板１上に、シリコンチップ２および複数
のサブリード１３を露出することなく覆うように形成さ
れた上部樹脂モールド部１４とを備えた。上部樹脂モー
ルド部１４をサブリード１３が露出するまで研磨すれ
ば、容易に実装基板上での半導体装置単体の動作状況に
ついて評価することができる。
状況について評価することができる試験用端子内蔵半導
体装置を得る。 【解決手段】 シリコンチップ２の上方に、ガラエポ基
板１から略同一の高さで設けられ、そのシリコンチップ
２の外部接続用パッドおよび評価解析用パッドにＡｕ線
ワイヤー１２を介して接続された複数のサブリード１３
と、ガラエポ基板１上に、シリコンチップ２および複数
のサブリード１３を露出することなく覆うように形成さ
れた上部樹脂モールド部１４とを備えた。上部樹脂モー
ルド部１４をサブリード１３が露出するまで研磨すれ
ば、容易に実装基板上での半導体装置単体の動作状況に
ついて評価することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣパッケージ
内部に外部接続用パッドおよび評価解析用パッドに接続
されたサブリードを埋め込んだ試験用端子内蔵半導体装
置およびその試験方法に関するものである。
内部に外部接続用パッドおよび評価解析用パッドに接続
されたサブリードを埋め込んだ試験用端子内蔵半導体装
置およびその試験方法に関するものである。
【０００２】
【従来の技術】図６は従来の半導体装置を示す断面図で
あり、ＦＢＧＡ（Ｆｉｎｅ Ｐｉｔｃｈ Ｂｏｌｌ Ｇ
ｒｉｄ Ａｒｒａｙ）パッケージにより構成されたもの
である。図において、１はガラエポ基板、２はガラエポ
基板１上に搭載されたシリコンチップ、３はシリコンチ
ップ２の外部接続用パッドに接続されたＡｕ線ワイヤ
ー、４はガラエポ基板１の裏面に設けられ、Ａｕ線ワイ
ヤー３に銅パターン配線を介して接続された複数の半田
ボール、５はガラエポ基板１上に、シリコンチップ２を
露出することなく覆うように形成された上部樹脂モール
ド部である。また、図７は従来の半導体装置を実装基板
に実装した状態を示す斜視図であり、図において、６は
図６に示した半導体装置、７は実装基板である。
あり、ＦＢＧＡ（Ｆｉｎｅ Ｐｉｔｃｈ Ｂｏｌｌ Ｇ
ｒｉｄ Ａｒｒａｙ）パッケージにより構成されたもの
である。図において、１はガラエポ基板、２はガラエポ
基板１上に搭載されたシリコンチップ、３はシリコンチ
ップ２の外部接続用パッドに接続されたＡｕ線ワイヤ
ー、４はガラエポ基板１の裏面に設けられ、Ａｕ線ワイ
ヤー３に銅パターン配線を介して接続された複数の半田
ボール、５はガラエポ基板１上に、シリコンチップ２を
露出することなく覆うように形成された上部樹脂モール
ド部である。また、図７は従来の半導体装置を実装基板
に実装した状態を示す斜視図であり、図において、６は
図６に示した半導体装置、７は実装基板である。
【０００３】次に動作について説明する。図６におい
て、シリコンチップ２上には、外部接続用パッドの他、
評価解析用パッドが設けられているが、その内の外部接
続用パッドにだけＡｕ線ワイヤー３が接続され、ガラエ
ポ基板１上に配置された銅パターン配線を介して半田ボ
ール４に接続される。図７において、図６に示した半導
体装置６の半田ボール４を、実装基板７上の配線に半田
付けすることによって、半導体装置６を実装基板７に実
装して、シリコンチップ２の内部と、実装基板７上の配
線とが電気的に接続される。
て、シリコンチップ２上には、外部接続用パッドの他、
評価解析用パッドが設けられているが、その内の外部接
続用パッドにだけＡｕ線ワイヤー３が接続され、ガラエ
ポ基板１上に配置された銅パターン配線を介して半田ボ
ール４に接続される。図７において、図６に示した半導
体装置６の半田ボール４を、実装基板７上の配線に半田
付けすることによって、半導体装置６を実装基板７に実
装して、シリコンチップ２の内部と、実装基板７上の配
線とが電気的に接続される。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、半導体装置６が実装基
板７に実装された状態で、半導体装置６に不具合が生じ
た場合には、その実装状態のままで半導体装置６の動作
状態等の電気的特性評価を行った方が不具合現象を正確
に把握することができる。しかしながら、これまで実装
基板７に実装された状態で電気的特性を評価する有効な
手法がなかった。特に、ＦＢＧＡパッケージでは、半田
ボール４が半導体装置６の裏面に形成されており、実装
基板７上の配線に半田付けされた状態では、半導体計測
機器のプローブを当接することができず、半導体装置６
単体の電気的特性評価が困難であった。また、半導体装
置６が実装基板７に実装された状態で、半導体装置６に
不具合が生じて、その半導体装置６を実装基板７から取
り外した場合には、ＦＢＧＡパッケージでは、隣の半田
ボール４間で繋がってしまう半田ブリッジや、半田ボー
ル４の代わりにピンを用いた構成のものでは、足曲がり
等が発生し、半導体計測機器での評価が困難であった。
特に、ＦＢＧＡパッケージの場合では、実装基板７から
取り外された場合に、半田ボール４の状態が悪いため
に、再ボール付け等の処理が必要となった。さらに、シ
リコンチップ２上の評価解析用パッドは、Ａｕ線ワイヤ
ー３に接続されていないので、評価解析用パッドを用い
て評価することができないなどの課題があった。
上のように構成されているので、半導体装置６が実装基
板７に実装された状態で、半導体装置６に不具合が生じ
た場合には、その実装状態のままで半導体装置６の動作
状態等の電気的特性評価を行った方が不具合現象を正確
に把握することができる。しかしながら、これまで実装
基板７に実装された状態で電気的特性を評価する有効な
手法がなかった。特に、ＦＢＧＡパッケージでは、半田
ボール４が半導体装置６の裏面に形成されており、実装
基板７上の配線に半田付けされた状態では、半導体計測
機器のプローブを当接することができず、半導体装置６
単体の電気的特性評価が困難であった。また、半導体装
置６が実装基板７に実装された状態で、半導体装置６に
不具合が生じて、その半導体装置６を実装基板７から取
り外した場合には、ＦＢＧＡパッケージでは、隣の半田
ボール４間で繋がってしまう半田ブリッジや、半田ボー
ル４の代わりにピンを用いた構成のものでは、足曲がり
等が発生し、半導体計測機器での評価が困難であった。
特に、ＦＢＧＡパッケージの場合では、実装基板７から
取り外された場合に、半田ボール４の状態が悪いため
に、再ボール付け等の処理が必要となった。さらに、シ
リコンチップ２上の評価解析用パッドは、Ａｕ線ワイヤ
ー３に接続されていないので、評価解析用パッドを用い
て評価することができないなどの課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、容易に実装基板上での半導体装置
単体の動作状況について評価することができる試験用端
子内蔵半導体装置およびその試験方法を得ることを目的
とする。
めになされたもので、容易に実装基板上での半導体装置
単体の動作状況について評価することができる試験用端
子内蔵半導体装置およびその試験方法を得ることを目的
とする。
【０００６】
【課題を解決するための手段】この発明に係る試験用端
子内蔵半導体装置は、半導体チップの上方に設けられ、
その半導体チップの外部接続用パッドおよび評価解析用
パッドに接続された複数の試験用端子と、基板上に、半
導体チップおよび試験用端子を露出することなく覆うよ
うに形成された上部樹脂モールド部とを備えたものであ
る。
子内蔵半導体装置は、半導体チップの上方に設けられ、
その半導体チップの外部接続用パッドおよび評価解析用
パッドに接続された複数の試験用端子と、基板上に、半
導体チップおよび試験用端子を露出することなく覆うよ
うに形成された上部樹脂モールド部とを備えたものであ
る。
【０００７】この発明に係る試験用端子内蔵半導体装置
は、半導体チップの上方に設けられ、その半導体チップ
の外部接続用パッドおよび評価解析用パッドに接続され
た複数の試験用端子と、基板上に、半導体チップを露出
することなく覆うように形成され、かつ試験用端子を上
面に露出するように形成された上部樹脂モールド部と、
上部樹脂モールド部の上部に着脱可能に設けられた上部
モールド樹脂キャップとを備えたものである。
は、半導体チップの上方に設けられ、その半導体チップ
の外部接続用パッドおよび評価解析用パッドに接続され
た複数の試験用端子と、基板上に、半導体チップを露出
することなく覆うように形成され、かつ試験用端子を上
面に露出するように形成された上部樹脂モールド部と、
上部樹脂モールド部の上部に着脱可能に設けられた上部
モールド樹脂キャップとを備えたものである。
【０００８】この発明に係る試験用端子内蔵半導体装置
の試験方法は、上部樹脂モールド部の上面を複数の試験
用端子が露出するまで研磨する研磨工程と、上部樹脂モ
ールド部の上面に露出された複数の試験用端子に電気的
に接続可能なソケットを用いて電気的評価を実施する試
験工程とを備えたものである。
の試験方法は、上部樹脂モールド部の上面を複数の試験
用端子が露出するまで研磨する研磨工程と、上部樹脂モ
ールド部の上面に露出された複数の試験用端子に電気的
に接続可能なソケットを用いて電気的評価を実施する試
験工程とを備えたものである。
【０００９】この発明に係る試験用端子内蔵半導体装置
の試験方法は、上部モールド樹脂キャップを上部樹脂モ
ールド部から取り外すキャップ取り外し工程と、上部樹
脂モールド部の上面に露出された複数の試験用端子に電
気的に接続可能なソケットを用いて電気的評価を実施す
る試験工程とを備えたものである。
の試験方法は、上部モールド樹脂キャップを上部樹脂モ
ールド部から取り外すキャップ取り外し工程と、上部樹
脂モールド部の上面に露出された複数の試験用端子に電
気的に接続可能なソケットを用いて電気的評価を実施す
る試験工程とを備えたものである。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による試
験用端子内蔵半導体装置を示す断面図、図２は試験用端
子内蔵半導体装置の一部詳細を示す断面図であり、ＦＢ
ＧＡ（Ｆｉｎｅ Ｐｉｔｃｈ Ｂｏｌｌ Ｇｒｉｄ Ａ
ｒｒａｙ）パッケージにより構成されたものである。図
において、１はガラエポ基板（基板）、２はガラエポ基
板１上に搭載されたシリコンチップ（半導体チップ）、
３はシリコンチップ２の外部接続用パッドに接続された
Ａｕ線ワイヤー、４はガラエポ基板１の裏面に設けら
れ、Ａｕ線ワイヤー３に銅パターン配線１１を介して接
続された複数の半田ボール（外部端子）である。１２は
シリコンチップ２の外部接続用パッドおよび評価解析用
パッドにそれぞれ接続されたＡｕ線ワイヤー、１３はシ
リコンチップ２の上方に、ガラエポ基板１から略同一の
高さで設けられ、それらＡｕ線ワイヤー１２にそれぞれ
接続されたサブリード（試験用端子）、１４はガラエポ
基板１上に、シリコンチップ２および複数のサブリード
１３を露出することなく覆うように形成された上部樹脂
モールド部である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による試
験用端子内蔵半導体装置を示す断面図、図２は試験用端
子内蔵半導体装置の一部詳細を示す断面図であり、ＦＢ
ＧＡ（Ｆｉｎｅ Ｐｉｔｃｈ Ｂｏｌｌ Ｇｒｉｄ Ａ
ｒｒａｙ）パッケージにより構成されたものである。図
において、１はガラエポ基板（基板）、２はガラエポ基
板１上に搭載されたシリコンチップ（半導体チップ）、
３はシリコンチップ２の外部接続用パッドに接続された
Ａｕ線ワイヤー、４はガラエポ基板１の裏面に設けら
れ、Ａｕ線ワイヤー３に銅パターン配線１１を介して接
続された複数の半田ボール（外部端子）である。１２は
シリコンチップ２の外部接続用パッドおよび評価解析用
パッドにそれぞれ接続されたＡｕ線ワイヤー、１３はシ
リコンチップ２の上方に、ガラエポ基板１から略同一の
高さで設けられ、それらＡｕ線ワイヤー１２にそれぞれ
接続されたサブリード（試験用端子）、１４はガラエポ
基板１上に、シリコンチップ２および複数のサブリード
１３を露出することなく覆うように形成された上部樹脂
モールド部である。
【００１１】次に動作について説明する。図１および図
２において、シリコンチップ２上には、外部接続用パッ
ドの他、評価解析用パッドが設けられているが、その内
の外部接続用パッドにだけＡｕ線ワイヤー３が接続さ
れ、ガラエポ基板１上に配置された銅パターン配線１１
を介して半田ボール４に接続される。また、シリコンチ
ップ２上の外部接続用パッドおよび評価解析用パッドに
は、Ａｕ線ワイヤー１２が接続され、さらに、それらＡ
ｕ線ワイヤー１２にはそれぞれサブリード１３が接続さ
れている。さらに、上部樹脂モールド部１４によって、
複数のサブリード１３を露出することなく覆うように形
成されており、これによって、サブリード１３を保護す
ると共に、実装後に外的要因によるサブリード１３間の
ショートやオープンといった不具合をなくすことができ
る。
２において、シリコンチップ２上には、外部接続用パッ
ドの他、評価解析用パッドが設けられているが、その内
の外部接続用パッドにだけＡｕ線ワイヤー３が接続さ
れ、ガラエポ基板１上に配置された銅パターン配線１１
を介して半田ボール４に接続される。また、シリコンチ
ップ２上の外部接続用パッドおよび評価解析用パッドに
は、Ａｕ線ワイヤー１２が接続され、さらに、それらＡ
ｕ線ワイヤー１２にはそれぞれサブリード１３が接続さ
れている。さらに、上部樹脂モールド部１４によって、
複数のサブリード１３を露出することなく覆うように形
成されており、これによって、サブリード１３を保護す
ると共に、実装後に外的要因によるサブリード１３間の
ショートやオープンといった不具合をなくすことができ
る。
【００１２】図３はこの発明の実施の形態１による試験
用端子内蔵半導体装置の試験方法を示す説明図であり、
以下、実装状態での電気的特性評価方法について説明す
る。図３（ａ）において、１５は図１および図２に示し
た試験用端子内蔵半導体装置、７は実装基板であり、試
験用端子内蔵半導体装置１５が実装基板７に実装されて
いるものとする。ここで、試験用端子内蔵半導体装置１
５に不具合等が発生して、試験用端子内蔵半導体装置１
５の電気的特性評価を行いたい場合には、図３（ｂ）に
示すように、試験用端子内蔵半導体装置１５が実装基板
７に実装された状態で、上部樹脂モールド部１４を上方
から複数のサブリード１３が露出するまで研磨する（研
磨工程）。図３（ｃ）において、１６は試験用端子内蔵
半導体装置１５の電気的特性評価を行う半導体計測機
器、１７はそのコード、１８は上部樹脂モールド部１４
の上面に露出された複数のサブリード１３に電気的に接
続可能な端子１９を備えたソケットである。このよう
に、研磨された試験用端子内蔵半導体装置１５に、ソケ
ット１８を接続すれば、試験用端子内蔵半導体装置１５
が実装基板７に実装された状態で、そのシリコンチップ
２上の外部接続用パッドおよび評価解析用パッド、複数
のサブリード１３、ソケット１８の端子１９、およびコ
ード１７を通じて半導体計測機器１６に電気的に接続さ
れ、半導体計測機器１６を用いた電気的特性評価が容易
にできる（試験工程）。
用端子内蔵半導体装置の試験方法を示す説明図であり、
以下、実装状態での電気的特性評価方法について説明す
る。図３（ａ）において、１５は図１および図２に示し
た試験用端子内蔵半導体装置、７は実装基板であり、試
験用端子内蔵半導体装置１５が実装基板７に実装されて
いるものとする。ここで、試験用端子内蔵半導体装置１
５に不具合等が発生して、試験用端子内蔵半導体装置１
５の電気的特性評価を行いたい場合には、図３（ｂ）に
示すように、試験用端子内蔵半導体装置１５が実装基板
７に実装された状態で、上部樹脂モールド部１４を上方
から複数のサブリード１３が露出するまで研磨する（研
磨工程）。図３（ｃ）において、１６は試験用端子内蔵
半導体装置１５の電気的特性評価を行う半導体計測機
器、１７はそのコード、１８は上部樹脂モールド部１４
の上面に露出された複数のサブリード１３に電気的に接
続可能な端子１９を備えたソケットである。このよう
に、研磨された試験用端子内蔵半導体装置１５に、ソケ
ット１８を接続すれば、試験用端子内蔵半導体装置１５
が実装基板７に実装された状態で、そのシリコンチップ
２上の外部接続用パッドおよび評価解析用パッド、複数
のサブリード１３、ソケット１８の端子１９、およびコ
ード１７を通じて半導体計測機器１６に電気的に接続さ
れ、半導体計測機器１６を用いた電気的特性評価が容易
にできる（試験工程）。
【００１３】以上のように、この実施の形態１によれ
ば、上部樹脂モールド部１４を研磨してサブリード１３
を露出させれば、それらのサブリード１３を用いて電気
的特性評価が可能となるため、実装基板７上での試験用
端子内蔵半導体装置１５単体の動作状況について評価で
きる。また、実装状態での半導体計測機器１６での評価
も可能であることから、試験用端子内蔵半導体装置１５
を実装後に不具合が発生した場合でも、試験用端子内蔵
半導体装置１５を実装基板７から取り外す必要がなくな
る。さらに、サブリード１３は、外部接続用パッドおよ
び評価解析用パッドに接続されているので、それら外部
接続用パッドおよび評価解析用パッドでの評価が可能と
なる。さらに、上部樹脂モールド部１４でサブリード１
３を露出することなく覆うように形成したことにより、
サブリード１３を保護すると共に、実装後に外的要因に
よるサブリード１３間のショートやオープンといった不
具合がなくなる。
ば、上部樹脂モールド部１４を研磨してサブリード１３
を露出させれば、それらのサブリード１３を用いて電気
的特性評価が可能となるため、実装基板７上での試験用
端子内蔵半導体装置１５単体の動作状況について評価で
きる。また、実装状態での半導体計測機器１６での評価
も可能であることから、試験用端子内蔵半導体装置１５
を実装後に不具合が発生した場合でも、試験用端子内蔵
半導体装置１５を実装基板７から取り外す必要がなくな
る。さらに、サブリード１３は、外部接続用パッドおよ
び評価解析用パッドに接続されているので、それら外部
接続用パッドおよび評価解析用パッドでの評価が可能と
なる。さらに、上部樹脂モールド部１４でサブリード１
３を露出することなく覆うように形成したことにより、
サブリード１３を保護すると共に、実装後に外的要因に
よるサブリード１３間のショートやオープンといった不
具合がなくなる。
【００１４】実施の形態２．図４はこの発明の実施の形
態２による試験用端子内蔵半導体装置を示す断面図、で
あり、ＦＢＧＡパッケージにより構成されたものであ
る。図において、ガラエポ基板１からサブリード１３ま
では、実施の形態１と同一なので説明を省略する。２１
はガラエポ基板１上に、シリコンチップ２を露出するこ
となく覆うように形成され、かつ複数のサブリード１３
を露出するように形成された上部樹脂モールド部、２２
はその上部樹脂モールド部２１の凸部である。２３はそ
の凸部２２に係合するように掘り込み部が設けられ、上
部樹脂モールド部２１の上部に着脱可能に設けられた上
部モールド樹脂キャップである。
態２による試験用端子内蔵半導体装置を示す断面図、で
あり、ＦＢＧＡパッケージにより構成されたものであ
る。図において、ガラエポ基板１からサブリード１３ま
では、実施の形態１と同一なので説明を省略する。２１
はガラエポ基板１上に、シリコンチップ２を露出するこ
となく覆うように形成され、かつ複数のサブリード１３
を露出するように形成された上部樹脂モールド部、２２
はその上部樹脂モールド部２１の凸部である。２３はそ
の凸部２２に係合するように掘り込み部が設けられ、上
部樹脂モールド部２１の上部に着脱可能に設けられた上
部モールド樹脂キャップである。
【００１５】次に動作について説明する。図４におい
て、上部モールド樹脂キャップ２３を上部樹脂モールド
部２１に装着しておくことによって、複数のサブリード
１３を露出することなく覆うことができ、これによっ
て、サブリード１３を保護すると共に、実装後に外的要
因によるサブリード１３間のショートやオープンといっ
た不具合をなくすことができる。
て、上部モールド樹脂キャップ２３を上部樹脂モールド
部２１に装着しておくことによって、複数のサブリード
１３を露出することなく覆うことができ、これによっ
て、サブリード１３を保護すると共に、実装後に外的要
因によるサブリード１３間のショートやオープンといっ
た不具合をなくすことができる。
【００１６】図５はこの発明の実施の形態２による試験
用端子内蔵半導体装置の試験方法を示す説明図であり、
以下、実装状態での電気的特性評価方法について説明す
る。図５（ａ）において、２４は図４に示した試験用端
子内蔵半導体装置であり、実装基板７に実装されてい
る。ここで、試験用端子内蔵半導体装置２４に不具合等
が発生して、試験用端子内蔵半導体装置２４の電気的特
性評価を行いたい場合には、図５（ｂ）に示すように、
試験用端子内蔵半導体装置２４が実装基板７に実装され
た状態で、上部モールド樹脂キャップ２３を上部樹脂モ
ールド部２１から取り外す（キャップ取り外し工程）。
図５（ｃ）において、２５は上部樹脂モールド部２１の
上面に露出された複数のサブリード１３に電気的に接続
可能な端子２６を備えたソケットである。このように、
上部モールド樹脂キャップ２３を取り外した試験用端子
内蔵半導体装置２４に、ソケット２５を接続すれば、試
験用端子内蔵半導体装置２４が実装基板７に実装された
状態で、そのシリコンチップ２上の外部接続用パッドお
よび評価解析用パッド、複数のサブリード１３、ソケッ
ト２５の端子２６、およびコード１７を通じて半導体計
測機器１６に電気的に接続され、半導体計測機器１６を
用いた電気的特性評価が容易にできる（試験工程）。
用端子内蔵半導体装置の試験方法を示す説明図であり、
以下、実装状態での電気的特性評価方法について説明す
る。図５（ａ）において、２４は図４に示した試験用端
子内蔵半導体装置であり、実装基板７に実装されてい
る。ここで、試験用端子内蔵半導体装置２４に不具合等
が発生して、試験用端子内蔵半導体装置２４の電気的特
性評価を行いたい場合には、図５（ｂ）に示すように、
試験用端子内蔵半導体装置２４が実装基板７に実装され
た状態で、上部モールド樹脂キャップ２３を上部樹脂モ
ールド部２１から取り外す（キャップ取り外し工程）。
図５（ｃ）において、２５は上部樹脂モールド部２１の
上面に露出された複数のサブリード１３に電気的に接続
可能な端子２６を備えたソケットである。このように、
上部モールド樹脂キャップ２３を取り外した試験用端子
内蔵半導体装置２４に、ソケット２５を接続すれば、試
験用端子内蔵半導体装置２４が実装基板７に実装された
状態で、そのシリコンチップ２上の外部接続用パッドお
よび評価解析用パッド、複数のサブリード１３、ソケッ
ト２５の端子２６、およびコード１７を通じて半導体計
測機器１６に電気的に接続され、半導体計測機器１６を
用いた電気的特性評価が容易にできる（試験工程）。
【００１７】以上のように、この実施の形態２によれ
ば、上部モールド樹脂キャップ２３を上部樹脂モールド
部２１から取り外すだけで、複数のサブリード１３が露
出するので、サブリード１３を露出させるために上部樹
脂モールド部２１を研磨する必要がなくなると共に、研
磨によるサブリード１３への外傷を防ぐことができる。
ば、上部モールド樹脂キャップ２３を上部樹脂モールド
部２１から取り外すだけで、複数のサブリード１３が露
出するので、サブリード１３を露出させるために上部樹
脂モールド部２１を研磨する必要がなくなると共に、研
磨によるサブリード１３への外傷を防ぐことができる。
【００１８】
【発明の効果】以上のように、この発明によれば、半導
体チップの上方に設けられ、その半導体チップの外部接
続用パッドおよび評価解析用パッドに接続された複数の
試験用端子と、基板上に、半導体チップおよび試験用端
子を露出することなく覆うように形成された上部樹脂モ
ールド部とを備えるように構成したので、上部樹脂モー
ルド部を研磨して試験用端子を露出させれば、それらの
試験用端子を用いて電気的特性評価が可能となるため、
実装基板上での半導体装置単体の動作状況について評価
できる。また、実装状態での半導体計測機器での評価も
可能であることから、半導体装置を実装後に不具合が発
生した場合でも、半導体装置を実装基板から取り外す必
要がなくなる。さらに、試験用端子は、外部接続用パッ
ドおよび評価解析用パッドに接続されているので、それ
ら外部接続用パッドおよび評価解析用パッドでの評価が
可能となる。さらに、上部樹脂モールド部で試験用端子
を露出することなく覆うように形成したことにより、試
験用端子を保護すると共に、実装後に外的要因による試
験用端子間のショートやオープンといった不具合がなく
なる効果がある。
体チップの上方に設けられ、その半導体チップの外部接
続用パッドおよび評価解析用パッドに接続された複数の
試験用端子と、基板上に、半導体チップおよび試験用端
子を露出することなく覆うように形成された上部樹脂モ
ールド部とを備えるように構成したので、上部樹脂モー
ルド部を研磨して試験用端子を露出させれば、それらの
試験用端子を用いて電気的特性評価が可能となるため、
実装基板上での半導体装置単体の動作状況について評価
できる。また、実装状態での半導体計測機器での評価も
可能であることから、半導体装置を実装後に不具合が発
生した場合でも、半導体装置を実装基板から取り外す必
要がなくなる。さらに、試験用端子は、外部接続用パッ
ドおよび評価解析用パッドに接続されているので、それ
ら外部接続用パッドおよび評価解析用パッドでの評価が
可能となる。さらに、上部樹脂モールド部で試験用端子
を露出することなく覆うように形成したことにより、試
験用端子を保護すると共に、実装後に外的要因による試
験用端子間のショートやオープンといった不具合がなく
なる効果がある。
【００１９】この発明によれば、半導体チップの上方に
設けられ、その半導体チップの外部接続用パッドおよび
評価解析用パッドに接続された複数の試験用端子と、基
板上に、半導体チップを露出することなく覆うように形
成され、かつ試験用端子を上面に露出するように形成さ
れた上部樹脂モールド部と、上部樹脂モールド部の上部
に着脱可能に設けられた上部モールド樹脂キャップとを
備えるように構成したので、上部モールド樹脂キャップ
を上部樹脂モールド部から外せば、試験用端子が露出す
るので、それらの試験用端子を用いて電気的特性評価が
可能となるため、実装基板上での半導体装置単体の動作
状況について評価できる。また、実装状態での半導体計
測機器での評価も可能であることから、半導体装置を実
装後に不具合が発生した場合でも、半導体装置を実装基
板から取り外す必要がなくなる。さらに、試験用端子
は、外部接続用パッドおよび評価解析用パッドに接続さ
れているので、それら外部接続用パッドおよび評価解析
用パッドでの評価が可能となる。さらに、上部モールド
樹脂キャップにより、試験用端子を覆うことにより、試
験用端子を保護すると共に、実装後に外的要因による試
験用端子間のショートやオープンといった不具合がなく
なる。さらに、試験用端子を露出させるために上部樹脂
モールド部を研磨する必要がなくなると共に、研磨によ
る試験用端子への外傷を防ぐことができる効果がある。
設けられ、その半導体チップの外部接続用パッドおよび
評価解析用パッドに接続された複数の試験用端子と、基
板上に、半導体チップを露出することなく覆うように形
成され、かつ試験用端子を上面に露出するように形成さ
れた上部樹脂モールド部と、上部樹脂モールド部の上部
に着脱可能に設けられた上部モールド樹脂キャップとを
備えるように構成したので、上部モールド樹脂キャップ
を上部樹脂モールド部から外せば、試験用端子が露出す
るので、それらの試験用端子を用いて電気的特性評価が
可能となるため、実装基板上での半導体装置単体の動作
状況について評価できる。また、実装状態での半導体計
測機器での評価も可能であることから、半導体装置を実
装後に不具合が発生した場合でも、半導体装置を実装基
板から取り外す必要がなくなる。さらに、試験用端子
は、外部接続用パッドおよび評価解析用パッドに接続さ
れているので、それら外部接続用パッドおよび評価解析
用パッドでの評価が可能となる。さらに、上部モールド
樹脂キャップにより、試験用端子を覆うことにより、試
験用端子を保護すると共に、実装後に外的要因による試
験用端子間のショートやオープンといった不具合がなく
なる。さらに、試験用端子を露出させるために上部樹脂
モールド部を研磨する必要がなくなると共に、研磨によ
る試験用端子への外傷を防ぐことができる効果がある。
【００２０】この発明によれば、上部樹脂モールド部の
上面を複数の試験用端子が露出するまで研磨する研磨工
程と、上部樹脂モールド部の上面に露出された複数の試
験用端子に電気的に接続可能なソケットを用いて電気的
評価を実施する試験工程とを備えるように構成したの
で、上部樹脂モールド部を研磨して試験用端子を露出さ
せ、それら試験用端子とソケットとを電気的に接続する
ことにより、容易に実装基板上での半導体装置単体の動
作状況について評価することができる効果がある。
上面を複数の試験用端子が露出するまで研磨する研磨工
程と、上部樹脂モールド部の上面に露出された複数の試
験用端子に電気的に接続可能なソケットを用いて電気的
評価を実施する試験工程とを備えるように構成したの
で、上部樹脂モールド部を研磨して試験用端子を露出さ
せ、それら試験用端子とソケットとを電気的に接続する
ことにより、容易に実装基板上での半導体装置単体の動
作状況について評価することができる効果がある。
【００２１】この発明によれば、上部モールド樹脂キャ
ップを上部樹脂モールド部から取り外すキャップ取り外
し工程と、上部樹脂モールド部の上面に露出された複数
の試験用端子に電気的に接続可能なソケットを用いて電
気的評価を実施する試験工程とを備えるように構成した
ので、上部モールド樹脂キャップを上部樹脂モールド部
から取り外して試験用端子を露出させ、それら試験用端
子とソケットとを電気的に接続することにより、容易に
実装基板上での半導体装置単体の動作状況について評価
することができる効果がある。
ップを上部樹脂モールド部から取り外すキャップ取り外
し工程と、上部樹脂モールド部の上面に露出された複数
の試験用端子に電気的に接続可能なソケットを用いて電
気的評価を実施する試験工程とを備えるように構成した
ので、上部モールド樹脂キャップを上部樹脂モールド部
から取り外して試験用端子を露出させ、それら試験用端
子とソケットとを電気的に接続することにより、容易に
実装基板上での半導体装置単体の動作状況について評価
することができる効果がある。
【図１】 この発明の実施の形態１による試験用端子内
蔵半導体装置を示す断面図である。
蔵半導体装置を示す断面図である。
【図２】 試験用端子内蔵半導体装置の一部詳細を示す
断面図である。
断面図である。
【図３】 この発明の実施の形態１による試験用端子内
蔵半導体装置の試験方法を示す説明図である。
蔵半導体装置の試験方法を示す説明図である。
【図４】 この発明の実施の形態２による試験用端子内
蔵半導体装置を示す断面図である。
蔵半導体装置を示す断面図である。
【図５】 この発明の実施の形態２による試験用端子内
蔵半導体装置の試験方法を示す説明図である。
蔵半導体装置の試験方法を示す説明図である。
【図６】 従来の半導体装置を示す断面図である。
【図７】 従来の半導体装置を実装基板に実装した状態
を示す斜視図である。
を示す斜視図である。
１ ガラエポ基板（基板）、２ シリコンチップ（半導
体チップ）、３，１２Ａｕ線ワイヤー、４ 半田ボール
（外部端子）、７ 実装基板、１１ 銅パターン配線、
１３ サブリード（試験用端子）、１４，２１ 上部樹
脂モールド部、１５，２４ 試験用端子内蔵半導体装
置、１６ 半導体計測機器、１７ コード、１８，２５
ソケット、１９，２６ 端子、２２ 凸部、２３ 上
部モールド樹脂キャップ。
体チップ）、３，１２Ａｕ線ワイヤー、４ 半田ボール
（外部端子）、７ 実装基板、１１ 銅パターン配線、
１３ サブリード（試験用端子）、１４，２１ 上部樹
脂モールド部、１５，２４ 試験用端子内蔵半導体装
置、１６ 半導体計測機器、１７ コード、１８，２５
ソケット、１９，２６ 端子、２２ 凸部、２３ 上
部モールド樹脂キャップ。
Claims (4)
- 【請求項１】 半導体チップと、上記半導体チップの外
部接続用パッドに接続された複数の外部端子と、上記半
導体チップの上方に設けられ、その半導体チップの上記
外部接続用パッドおよび評価解析用パッドに接続された
複数の試験用端子と、上記半導体チップおよび上記試験
用端子を露出することなく覆うように形成された樹脂モ
ールド部とを備えた試験用端子内蔵半導体装置。 - 【請求項２】 半導体チップと、上記半導体チップの外
部接続用パッドに接続された複数の外部端子と、上記半
導体チップの上方に設けられ、その半導体チップの上記
外部接続用パッドおよび評価解析用パッドに接続された
複数の試験用端子と、上記半導体チップを露出すること
なく覆うように形成され、かつ上記試験用端子を上面に
露出するように形成された樹脂モールド部と、上記樹脂
モールド部の上部に着脱可能に設けられた上部モールド
樹脂キャップとを備えた試験用端子内蔵半導体装置。 - 【請求項３】 請求項１記載の試験用端子内蔵半導体装
置を実装基板に実装後に電気的評価を実施する試験用端
子内蔵半導体装置の試験方法において、上部樹脂モール
ド部の上面を複数の試験用端子が露出するまで研磨する
研磨工程と、上記上部樹脂モールド部の上面に露出され
た上記複数の試験用端子に電気的に接続可能なソケット
を用いて電気的評価を実施する試験工程とを備えたこと
を特徴とする試験用端子内蔵半導体装置の試験方法。 - 【請求項４】 請求項２記載の試験用端子内蔵半導体装
置を実装基板に実装後に電気的評価を実施する試験用端
子内蔵半導体装置の試験方法において、上部モールド樹
脂キャップを上部樹脂モールド部から取り外すキャップ
取り外し工程と、上記上部樹脂モールド部の上面に露出
された上記複数の試験用端子に電気的に接続可能なソケ
ットを用いて電気的評価を実施する試験工程とを備えた
ことを特徴とする試験用端子内蔵半導体装置の試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107262A JP2002305265A (ja) | 2001-04-05 | 2001-04-05 | 試験用端子内蔵半導体装置およびその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107262A JP2002305265A (ja) | 2001-04-05 | 2001-04-05 | 試験用端子内蔵半導体装置およびその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002305265A true JP2002305265A (ja) | 2002-10-18 |
Family
ID=18959608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001107262A Withdrawn JP2002305265A (ja) | 2001-04-05 | 2001-04-05 | 試験用端子内蔵半導体装置およびその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002305265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206007A (ja) * | 2009-03-04 | 2010-09-16 | Nec Corp | 半導体装置及びその製造方法 |
| EP2073262B1 (de) * | 2007-12-18 | 2015-09-30 | Micronas GmbH | Halbleiterbauelement |
-
2001
- 2001-04-05 JP JP2001107262A patent/JP2002305265A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2073262B1 (de) * | 2007-12-18 | 2015-09-30 | Micronas GmbH | Halbleiterbauelement |
| JP2010206007A (ja) * | 2009-03-04 | 2010-09-16 | Nec Corp | 半導体装置及びその製造方法 |
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|
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