JPH05273313A

JPH05273313A - テスト回路形成方法

Info

Publication number: JPH05273313A
Application number: JP4101975A
Authority: JP
Inventors: Koji Asada; 浩二浅田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1992-03-27
Filing date: 1992-03-27
Publication date: 1993-10-22

Abstract

(57)【要約】【目的】半導体ウエハー上に形成された複数の製品チッ
プの評価テスト効率的に行うことが可能なテスト回路形
成方法を提供する。【構成】複数の製品チップ３が形成されたウエハーと同
一のウエハー上に、製品チップとは別個に、テスト専用
チップ２を形成する。また、テスト専用チップは、複数
の製品チップに共有して接続させる。また、テスト専用
チップ２にテスト信号発生回路２２、デジタル／アナロ
グ変換回路２５、アナログ／デジタル変換回路２６等を
集積させる。また、テスト専用チップ２は１個の製品チ
ップ３に対して並列にテスト信号を供給するようにす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路のテ
ストを行うためのテスト回路の形成方法に関するもの
で、特に、ウエハー段階でチップのテストを効率的に行
えるようなテスト回路形成方法に関する。

【０００２】

【従来技術】一般的に、ＬＳＩの出荷テストは、ウエハ
ー段階のテストおよびアセンブリ段階のテストに大別で
きる。ウエハー段階のテストでは、ウエハー上に形成さ
れた複数の製品チップのそれぞれに対してその入出力パ
ッドにプローブカードと呼ばれるものを介してテスター
を順次接続して行われる。そして、ウエハー段階のテス
トで不良を検出できなかった製品チップはアセンブリ工
程に進み、その各入出力パッドはリードフレームにワイ
ヤーボンディングにより接続され、その後、プラスチッ
クによる密封、リードフレーム外枠の切り取りを経て、
商品形態となる。アセンブリ段階のテストはこのような
処理の後に行われる。

【０００３】通常は、ウエハー段階のテストは、早期に
不良品を見極め、そのような不良品がアセンブリ工程に
送られるのを防ぐために行われるものであるが、チップ
内部の全ての回路を評価すること、特に、アナログ回路
を評価することは難しい。そのため、そのような難しい
項目の評価テストは通常アセンブリ段階で行うようにし
ている。アセンブリ段階のテストでは、チップ内部のさ
まざまな回路のテストが行われる。

【０００４】

【発明が解決しようとする課題】近年、半導体製造プロ
セスの進歩により、ＬＳＩの集積度が向上し、大規模な
ＬＳＩが開発、製造されるようになっているが、集積度
が向上すればするほどテストに要する時間が増大し、そ
の分だけコストが高くなるという問題がある。特に、内
部のバスのビット幅が増大した場合にその影響が顕著で
ある。すなわち、通常は、テスト用端子の数の制約によ
り、シリアルで入力したテスト用信号をパラレル変換し
てバスに供給したり、バスから取り出した信号をシリア
ル変換して出力するような処理を行っており、バスのビ
ット幅の増大がそのままテスト時間の増大につながって
いる。

【０００５】また、アナログ／デジタル変換回路、デジ
タル／アナログ変換回路のようなアナログ回路がＬＳＩ
の内部に存在するような場合、アナログ回路の不良をウ
エハー段階で検出できず、不良品を含む多くのチップが
アセンブリ工程に送られ、アセンブリ段階のテストの効
率が落ちるとともに多くのリードフレーム、パッケージ
が無駄になり、その結果コストが高くなるという問題が
ある。

【０００６】近年では、テスト信号を発生し、そのとき
得られる信号とそれに対する期待値とを比較し、その比
較結果を出力する回路をＬＳＩ内部に設置することによ
り、テストの効率を上げることも行われているが、その
場合には、テスト用回路の分だけ製品チップが大規模化
するという問題がある。言い替えると、同じ面積のチッ
プ内で集積できる正味の回路規模が縮小するという問題
がある。この発明は、上記の問題点を克服し、効率の高
いウエハー段階でのテストが行えるようなテスト回路形
成方法を提供することを目的としている。

【０００７】

【課題を解決するための手段】前記課題を解決する本発
明の請求項１に記載のテスト回路形成方法では、複数の
製品チップが形成された半導体ウエハーと同一の半導体
ウエハー上に、複数の製品チップとは別個に、テスト専
用回路を内蔵したテスト専用チップを形成したことを特
徴とする。

【０００８】また、請求項２に記載のテスト回路形成方
法では、請求項１に記載のテスト回路形成方法におい
て、テスト専用チップは、複数の製品チップに接続さ
れ、複数の製品チップに対して同時にテスト信号を供給
することを特徴とする。

【０００９】また、請求項３に記載のテスト回路形成方
法では、請求項１または２に記載のテスト回路形成方法
において、テスト専用チップは、テスト信号発生回路、
期待値発生回路および比較回路を備え、外部からの要求
によりテストパターンを順次発生するとともに期待値比
較を行い、この比較結果を外部へ出力することを特徴と
する。

【００１０】また、請求項４に記載のテスト回路形成方
法では、請求項１または２に記載のテスト回路形成方法
において、テスト専用チップは、アナログ／デジタル変
換回路またはデジタル／アナログ変換回路を備え、製品
チップのアナログ特性のテストをデジタル信号形態でウ
エハー段階に行うことを特徴とする。

【００１１】また、請求項５に記載のテスト回路形成方
法では、請求項３に記載のテスト回路形成方法におい
て、テスト専用チップは、１個の製品チップに対して並
列にテスト信号を供給することを特徴とする。

【００１２】

【作用】テスト専用チップは、半導体ウエハー上に、製
品チップとは別個に形成される。別個に形成されるテス
ト専用チップは、製品チップと１対１に対応させ製品チ
ップと同数形成してもよいし、複数の製品チップに対し
て１個の割合で形成してもよい。好ましくは後者の方が
１枚のウエハー上に形成できる製品チップの数が増えて
有利である。

【００１３】また、製品チップとは別個になっているの
で、テスト信号および期待値を記憶したメモリ、比較回
路、アナログ／デジタル変換回路、デジタル／アナログ
変換回路などかなり大規模なテスト用回路が形成可能で
ある。なお、アナログ／デジタル変換回路、デジタル／
アナログ変換回路を設けた場合には、アナログ特性のテ
ストをウエハー段階で行うことが可能になる。

【００１４】また、大規模のテスト回路を形成しない場
合でも、テスト専用チップのパッドは全てテスト用に使
用してよいので、テスト専用チップと製品チップを並列
に接続してテストを行うことが可能になる。

【００１５】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。図１の（ａ）、（ｂ）は、半導体ウエハー上の製
品チップおよびテスト専用チップの配置例である。図中
で斜線を施したチップはテスト専用チップを表し、それ
以外のチップは製品チップを表している。（ａ）はウエ
ハー中央部に横１列にテスト専用チップを形成した例で
あり、各列のテスト専用チップは、同じ列の製品チップ
に共用される。（ｂ）は１枚の半導体ウエハーに１個だ
けテスト専用チップを形成した例であり、１個のテスト
専用チップが同一ウエハー上の全ての製品チップに共用
される。

【００１６】テスト専用回路の形成例は図１の例に限ら
ず、図２の（ａ）のように、製品チップと１対１に対応
させて形成してもよいし、図２の（ｂ）のように、製品
チップ４個に対して１個の割合で対応させて形成しても
よい。

【００１７】図３は、外部に設けられたテスター、テス
ト専用チップおよび複数の製品チップの接続例およびテ
スト専用チップの内部回路例を示すものである。この実
施例では、複数の製品チップ内のアナログ回路の特性を
同時にテストするようになっている。図中１はテスター
であり、２はテスト専用チップであり、３は製品チップ
である。テスト専用チップは、制御回路２１、テスト信
号発生回路２２、期待値発生回路２３、比較回路２４、
デジタル／アナログ変換回路２５およびアナログ／デジ
タル変換回路２６で構成されている。

【００１８】動作を説明する。テスター１はテスト開始
時にテスト開始要求信号をテスト専用チップ２内の制御
回路２１に与える。テスト開始要求信号を与えられた制
御回路２１は、テスト信号発生回路２２がテスト信号を
順次発生するように制御する。たとえば、テスト信号発
生回路２２は複数のテスト信号を各アドレスに記憶した
ＲＯＭ（読み出し専用メモリ）であり、制御回路２１は
そのＲＯＭに対する読み出しを制御するように構成され
る。テスト信号発生回路２２から発生されたテスト信号
はデジタル／アナログ変換回路２５でアナログ信号に変
換され、複数の製品チップ３の所定部分に同時に供給さ
れる。また、複数の製品チップ３の所定部分から取り出
された信号は、テスト専用チップ内のアナログ／デジタ
ル変換回路２６へ与えられ、アナログ／デジタル変換回
路２６の出力は比較回路２４に与えられる。一方制御回
路２１はテスト信号発生回路２２のテスト信号の発生に
同期して期待値発生回路２３がテスト信号に対する期待
値を発生するように制御し、期待値発生回路２３の出力
は比較回路２４に与えられる。なお、期待値発生回路２
４もテスト信号発生回路２２同様ＲＯＭで構成できる。
比較回路２４は、アナログ／デジタル変換回路２６の出
力と期待値発生回路２３の出力とを比較し、両出力が一
致しているときには信号を出力せず、両出力が一致して
いないときにその旨のＮＧ信号を出力する。比較回路２
４の出力はテスター１に与えられ、ＮＧ信号を発生した
比較器に対応した製品チップが不良品と判定される。こ
の実施例によると、アナログ回路の特性をデジタル信号
としてウエハー段階にテストでき、不良チップがアセン
ブリ工程へ送られる割合は減り、コストおよびテスト時
間の削減に役立つ。

【００１９】なお、上記実施例では製品チップのアナロ
グ回路の特性のテストをする例を示したが、デジタル回
路のテストをする場合にはデジタル・アナログ変換回路
２５およびアナログ・デジタル変換回路２６は省略でき
る。そして、その場合には、各製品チップに対して並列
にテスト信号を供給するようにすると非常に効率が良
い。

【００２０】また、テスト専用チップは必ずしも上記の
ような回路を具備している必要はなく、テストパターン
をテスターから発生してテスト専用チップを介して製品
チップに与え、製品チップから得られる出力をテスト専
用チップを介してテスターに導くようにしてもよい。そ
の場合でも、テスト専用チップのパッドは全てテストの
ために使用できるので、並列のテスト信号を並列のまま
で製品チップに送ることが可能になり、この発明の恩恵
を受けることができる。また、逆に、１チップがテスト
専用に使用できるので、さまざまなテスト機能をテスト
専用チップ内に集積してもよい。

【００２１】また、ある製品チップに対して複数のテス
ト専用チップを接続し、テスト専用チップ自体の不良に
対して対処するようにしてもよい。

【００２２】

【発明の効果】以上説明したように、この発明によれ
ば、ウエハー段階でのテストが非常に効率的に行え、コ
スト削減効果が大きい。

【図面の簡単な説明】

【図１】この発明の実施例の半導体ウエハー上の製品
チップおよびテスト専用チップの配置例を示す図であ
る。

【図２】この発明の他の実施例の製品チップおよびテ
スト専用チップの配置例を示す図である。

【図３】この発明の実施例のテスト専用チップの概要
およびテスター、テスト専用チップ、製品チップの接続
例を示す例である。

【符号の説明】

１…テスター、２…テスト専用チップ、２１…制御回
路、２２…テストパターン発生器、２３…期待値発生
器、２４…比較器、２５…デジタル・アナログ変換器、
２６…アナログ・デジタル変換器、３…製品チップ。

Claims

【特許請求の範囲】

【請求項１】複数の製品チップが形成された半導体ウエ
ハーと同一の半導体ウエハー上に、前記複数の製品チッ
プとは別個に、テスト専用回路を内蔵したテスト専用チ
ップを形成したことを特徴とするテスト回路形成方法。
【請求項２】前記テスト専用チップは、複数の製品チッ
プに接続され、複数の製品チップに対して同時にテスト
信号を供給することを特徴とする請求項１に記載のテス
ト回路形成方法。
【請求項３】前記テスト専用チップは、テスト信号発生
回路、期待値発生回路および比較回路を備え、外部から
の要求によりテスト信号を順次発生するとともに期待値
比較を行い、この比較結果を外部へ出力することを特徴
とする請求項１または２に記載のテスト回路形成方法。
【請求項４】前記テスト専用チップは、アナログ／デジ
タル変換回路またはデジタル／アナログ変換回路を備
え、製品チップのアナログ特性のテストをデジタル信号
形態でウエハー段階に行えるようにしたことを特徴とす
る請求項１または２に記載のテスト回路形成方法。
【請求項５】前記テスト専用チップは、１個の製品チッ
プに対して並列にテスト信号を供給することを特徴とす
る請求項３に記載のテスト回路形成方法。