JPH0622254B2 - 半導体集積回路の検査装置 - Google Patents
半導体集積回路の検査装置Info
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- JPH0622254B2 JPH0622254B2 JP58173519A JP17351983A JPH0622254B2 JP H0622254 B2 JPH0622254 B2 JP H0622254B2 JP 58173519 A JP58173519 A JP 58173519A JP 17351983 A JP17351983 A JP 17351983A JP H0622254 B2 JPH0622254 B2 JP H0622254B2
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- Power Engineering (AREA)
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路の検査装置の改良に関する。
近年、半導体ウェハ上に同一形状をなす複数のチップを
規則的に配置した構造の半導体集積回路において、その
チップの集積密度が高くなるに伴ない、検査に長時間要
するようになる。
規則的に配置した構造の半導体集積回路において、その
チップの集積密度が高くなるに伴ない、検査に長時間要
するようになる。
ところで、従来、前記半導体集積回路の検査にあたって
は第１図に示す検査装置を用いて行なっている。図中１
は検査装置本体であり、この本体１には中央処理回路，
期待値パターン発生器，各種タイミング特性発生器，Ｄ
Ｃパラメトリック特性値，比較判定回路を具備してい
る。前記装置本体１には例えば２つのテストヘッド
２１，２２が接続されている。これらテストヘッド
２１，２２は前記装置本体１からの信号，検査条件等を
受け、ドライバー回路で波形整形等を行なった後、その
信号を後記するプローブマシンのプローブ針に与える機
能を有すると共に、該プローブマシンからのチップの出
力信号を前記装置本体１内の比較判定回路へ転送する機
能をもつ。また、前記各テストヘッド２１，２２は夫々
プローブマシン３１，３２に接続されている。これらプ
ローブマシン３１，３２は１枚のプローブカードを装備
し、１チップ測定可能な構成になっている。
は第１図に示す検査装置を用いて行なっている。図中１
は検査装置本体であり、この本体１には中央処理回路，
期待値パターン発生器，各種タイミング特性発生器，Ｄ
Ｃパラメトリック特性値，比較判定回路を具備してい
る。前記装置本体１には例えば２つのテストヘッド
２１，２２が接続されている。これらテストヘッド
２１，２２は前記装置本体１からの信号，検査条件等を
受け、ドライバー回路で波形整形等を行なった後、その
信号を後記するプローブマシンのプローブ針に与える機
能を有すると共に、該プローブマシンからのチップの出
力信号を前記装置本体１内の比較判定回路へ転送する機
能をもつ。また、前記各テストヘッド２１，２２は夫々
プローブマシン３１，３２に接続されている。これらプ
ローブマシン３１，３２は１枚のプローブカードを装備
し、１チップ測定可能な構成になっている。
次に、前述した第１図の検査装置を半導体集積回路の検
査を行なうには、まず半導体ウェハをＸＹ方向に、移動
するステージ上に固定し、該ウェハに規則的に配列され
た所定の２つのチップのパッドにプローブマシン３１，
３２の針を接触させるい。つづいて、装置本体１から発
生された各タイミング特性の信号をテストヘッド２１，
２２に与え、該テストヘッド２１，２２にて入力信号を
ドライバー回路で波形整形する。波形整形された信号は
プローブマシン２１，２２の針を介してウェハの１チッ
プ夫々のパッドに夫々に与えられる。各チップからの出
力信号は各テストヘッド２１，２２で波形整形され、装
置本体に送られ、ここでタイミング特性の期待値パター
ンと比較して良，不良の判定を行なうと共に、その情報
を中央処理回路に記憶する。一方ＤＣパラメトリック特
性のテストにおいては、装置本体１から測定条件を各テ
ストヘッド２１，２２に印加し、該テストヘッド２１，
２２からデータをプローブマシン３１，３２の針を介し
てウェハの所定の１チップ夫々のパッドに同時に与え
る。各チップからの出力信号は各テストヘッド２１，２
２のA/D変換回路を介してディジタル変換され、その信
号は装置本体１に転送され、ここでＤＣパラトリック特
性の制限値と比較して良，不良の判定を行なうと共に、
その情報を中央処理回路に記憶する。このように中央処
理回路に記憶された夫々チップの情報にもとづき、タイ
ミング特性，ＤＣパラメトリック特性のいずれかが不良
と判定されたチップに対してはインカーにてそのチップ
上にインク打点を行なうか、或いはスクラッチパッドで
キズを入れ、後工程での良，不良の判別を明確にする。
１チップ夫々の検査が終了すると、ステージによりウェ
ハを２チップ分の距離だけＸ方向又はＹ方向に移動させ
る。ＸＹ方向に規則的に配列された全てのチップの検査
が終了すると、半導体集積回路はキャリアに収納され、
ステージ上には次の半導体集積回路のアライメント，プ
ローブマシンのセットがなされる。
査を行なうには、まず半導体ウェハをＸＹ方向に、移動
するステージ上に固定し、該ウェハに規則的に配列され
た所定の２つのチップのパッドにプローブマシン３１，
３２の針を接触させるい。つづいて、装置本体１から発
生された各タイミング特性の信号をテストヘッド２１，
２２に与え、該テストヘッド２１，２２にて入力信号を
ドライバー回路で波形整形する。波形整形された信号は
プローブマシン２１，２２の針を介してウェハの１チッ
プ夫々のパッドに夫々に与えられる。各チップからの出
力信号は各テストヘッド２１，２２で波形整形され、装
置本体に送られ、ここでタイミング特性の期待値パター
ンと比較して良，不良の判定を行なうと共に、その情報
を中央処理回路に記憶する。一方ＤＣパラメトリック特
性のテストにおいては、装置本体１から測定条件を各テ
ストヘッド２１，２２に印加し、該テストヘッド２１，
２２からデータをプローブマシン３１，３２の針を介し
てウェハの所定の１チップ夫々のパッドに同時に与え
る。各チップからの出力信号は各テストヘッド２１，２
２のA/D変換回路を介してディジタル変換され、その信
号は装置本体１に転送され、ここでＤＣパラトリック特
性の制限値と比較して良，不良の判定を行なうと共に、
その情報を中央処理回路に記憶する。このように中央処
理回路に記憶された夫々チップの情報にもとづき、タイ
ミング特性，ＤＣパラメトリック特性のいずれかが不良
と判定されたチップに対してはインカーにてそのチップ
上にインク打点を行なうか、或いはスクラッチパッドで
キズを入れ、後工程での良，不良の判別を明確にする。
１チップ夫々の検査が終了すると、ステージによりウェ
ハを２チップ分の距離だけＸ方向又はＹ方向に移動させ
る。ＸＹ方向に規則的に配列された全てのチップの検査
が終了すると、半導体集積回路はキャリアに収納され、
ステージ上には次の半導体集積回路のアライメント，プ
ローブマシンのセットがなされる。
しかしながら、第１図図示の検査装置による検査方法は
半導体ウェハ上の１チップずつしか同時検査できないた
め、ウェハ上のチップの高密度化が進行すると、一つの
半導体集積回路に要する検査時間が長くなるという欠点
を有する。
半導体ウェハ上の１チップずつしか同時検査できないた
め、ウェハ上のチップの高密度化が進行すると、一つの
半導体集積回路に要する検査時間が長くなるという欠点
を有する。
このようなことから、検査時間を短縮するために、第２
図に示す如く装置本体１に４つのテストヘッド２１〜２
４を並列接続し、かつこれらテストヘッド２１〜２４に
夫々プローブマシン３１〜３４を接続した構造の検査装
置を用いて半導体集積回路の検査を行なうことが考えら
れる。しかしながら、こうした方法では４チップ夫々同
時測定のために４つのテストヘッドと４つのプローブマ
シンを必要とし、装置のコストの高騰化，スペースの増
大を招くばかりか、チップの微細化に伴なって各プロー
ブマシンのセット作業も煩雑化する等の問題が生じる。
図に示す如く装置本体１に４つのテストヘッド２１〜２
４を並列接続し、かつこれらテストヘッド２１〜２４に
夫々プローブマシン３１〜３４を接続した構造の検査装
置を用いて半導体集積回路の検査を行なうことが考えら
れる。しかしながら、こうした方法では４チップ夫々同
時測定のために４つのテストヘッドと４つのプローブマ
シンを必要とし、装置のコストの高騰化，スペースの増
大を招くばかりか、チップの微細化に伴なって各プロー
ブマシンのセット作業も煩雑化する等の問題が生じる。
本発明は、半導体集積回路の１チップ当たりの検査時間
の短縮を図ることができ、テストコストの低減化を達成
することができる半導体集積回路の検査装置を提供しよ
うとするものである。
の短縮を図ることができ、テストコストの低減化を達成
することができる半導体集積回路の検査装置を提供しよ
うとするものである。
本発明は、半導体ウェハ上に同一形状をなす複数のチッ
プを規則的に配置した構造の半導体集積回路を検査する
装置において、 所定の信号出力及び検査の良、不良の判定信号の記憶機
能を有する中央処理回路と、 前記中央処理回路に接続され、前記半導体集積回路の所
定のチップからの出力信号とタイミング特性期待値パタ
ーンとを比較判定する第１の比較判定回路と、 前記中央処理回路に接続され、前記中央処理回路からの
指令にも基づいて所定のタイミング特性期待値パターン
を前記比較判定回路に出力する期待値パターン発生回路
と、 前記中央処理回路に接続され、前記半導体集積回路の所
定のチップからの出力信号とＤＣパラメトリック特性の
制限値とを比較判定する第２の比較判定回路と、 前記中央処理回路に接続され、前記中央処理回路からの
指令にも基づいて所定のＤＣパラメトリック制限値を前
記第２の比較判定回路へ出力する制限値発生回路と、 前記中央処理回路に接続され、前記中央処理回路からの
タイミング特性信号及びＤＣパラメトリック特性信号が
それぞれ独立して入力される少なくとも２台以上のテス
トヘッドと、 前記各テストヘッドにそれぞれ接続され、前記半導体集
積回路の少なくとも２つ以上のチップに接続される２つ
以上のプローブマシンとを具備し、 前記中央処理回路からのタイミング特性信号は、前記各
テストヘッド及び各プローブマシンを通して前記半導体
集積回路の各チップに独立して同時に入力され、それら
チップからの出力信号は前記第１の比較判定回路で前記
期待値パターン発生回路から出力されたタイミング特性
の期待値パターンと独立して同時に比較されて、前記各
チップのタイミング特性の良、不良の判定がなされ、 前記中央処理回路からのＤＣパラメトリック特性の信号
は、前記各テストヘッド及び各プローブマシンを通して
前記半導体集積回路の各チップに独立して同時に入力さ
れ、それらチップからの出力値は前記第２の比較判定回
路で前記制限値発生回路から出力されたＤＣパラメトリ
ック特性の制限値と独立して同時に比較されて、前記各
チップのＤＣパラメトリック特性の良、不良の判定がさ
れることを特徴とする半導体集積回路の検査装置であ
る。
プを規則的に配置した構造の半導体集積回路を検査する
装置において、 所定の信号出力及び検査の良、不良の判定信号の記憶機
能を有する中央処理回路と、 前記中央処理回路に接続され、前記半導体集積回路の所
定のチップからの出力信号とタイミング特性期待値パタ
ーンとを比較判定する第１の比較判定回路と、 前記中央処理回路に接続され、前記中央処理回路からの
指令にも基づいて所定のタイミング特性期待値パターン
を前記比較判定回路に出力する期待値パターン発生回路
と、 前記中央処理回路に接続され、前記半導体集積回路の所
定のチップからの出力信号とＤＣパラメトリック特性の
制限値とを比較判定する第２の比較判定回路と、 前記中央処理回路に接続され、前記中央処理回路からの
指令にも基づいて所定のＤＣパラメトリック制限値を前
記第２の比較判定回路へ出力する制限値発生回路と、 前記中央処理回路に接続され、前記中央処理回路からの
タイミング特性信号及びＤＣパラメトリック特性信号が
それぞれ独立して入力される少なくとも２台以上のテス
トヘッドと、 前記各テストヘッドにそれぞれ接続され、前記半導体集
積回路の少なくとも２つ以上のチップに接続される２つ
以上のプローブマシンとを具備し、 前記中央処理回路からのタイミング特性信号は、前記各
テストヘッド及び各プローブマシンを通して前記半導体
集積回路の各チップに独立して同時に入力され、それら
チップからの出力信号は前記第１の比較判定回路で前記
期待値パターン発生回路から出力されたタイミング特性
の期待値パターンと独立して同時に比較されて、前記各
チップのタイミング特性の良、不良の判定がなされ、 前記中央処理回路からのＤＣパラメトリック特性の信号
は、前記各テストヘッド及び各プローブマシンを通して
前記半導体集積回路の各チップに独立して同時に入力さ
れ、それらチップからの出力値は前記第２の比較判定回
路で前記制限値発生回路から出力されたＤＣパラメトリ
ック特性の制限値と独立して同時に比較されて、前記各
チップのＤＣパラメトリック特性の良、不良の判定がさ
れることを特徴とする半導体集積回路の検査装置であ
る。
このような検査装置によれば、１台の装置本体で複数の
プローブマシンを制御することによって、１プローブマ
シン内で複数のチップを完全並列測定（タイミング特
性、ＤＣパラメトリック特性を複数個同時に測定）し
て、全く独立に良、不良の判定を行うことができ、既述
したように１チップ当たりの検査時間の短縮を図ること
ができ、テストコストの低減化を達成することができ
る。
プローブマシンを制御することによって、１プローブマ
シン内で複数のチップを完全並列測定（タイミング特
性、ＤＣパラメトリック特性を複数個同時に測定）し
て、全く独立に良、不良の判定を行うことができ、既述
したように１チップ当たりの検査時間の短縮を図ること
ができ、テストコストの低減化を達成することができ
る。
以下、本発明の実施例を第３図を参照して詳細に説明す
る。
る。
第３図は本発明の検査装置を示すブロック図である。図
中の１１は半導体検査装置本体であり、この本体１１内
には中央処理回路としてのCPU１２，タイミング発生回
路１３，第１の比較判定回路１４，期待値パターン発生
回路１５，ＤＣパラメトリック検査発生回路１６，第２
の比較判定回路１７及び制限値発生回路１８が組み込ま
れている。
中の１１は半導体検査装置本体であり、この本体１１内
には中央処理回路としてのCPU１２，タイミング発生回
路１３，第１の比較判定回路１４，期待値パターン発生
回路１５，ＤＣパラメトリック検査発生回路１６，第２
の比較判定回路１７及び制限値発生回路１８が組み込ま
れている。
前記CPU１２はタイミング特性とＤＣパラメトリック特
性を検査するプログラムが格納され、かつ検査結果を記
憶する機能を有する。このCPU１２は前記タイミング発
生回路１３に接続されている。このタイミング発生回路
１３はCPU１２からのタイミング特性の検査条件等を受
け、その検査条件を該回路１３と接続した後述する２台
のテストヘッドに出力する機能を有する。また、前記CP
U１２は前記期待値パターン発生回路１５に接続されて
いる。この発生回路１５は該CPU１２の指令に基づいて
所定のタイミング特性期待値パターンを、これと接続す
る前記第１の比較判定回路１４に出力する機能を有す
る。この第１の比較判定回路１４は４つの比較判定部を
装備し、これら判定部により後述する２台のテストヘッ
ド等を介して入力された半導体集積回路の４つのチップ
信号と前記発生回路１５からのタイミング特性期待値パ
ターンとを独立して同時に比較判定し、それら判定信号
を該判定回路１４と接続したCPU１２の所定の記憶領域
に同時に出力する機能を有する。更に、前記CPU１２は
前記ＤＣパラメトリック検査発生回路１６に接続されて
いる。この発生回路１６はCPU１２からのＤＣパラメト
リック特性の検査条件等を受け、その検査条件を、該発
生回路１６と接続した後述する２台のテストヘッドに出
力する機能を有する。前記CPU１２は前記制限値発生回
路１８に接続されている。この発生回路１８は該CPU１
２の指令に基づいて所定のパラメトリック特性の制限値
を、これと接続した前記第２の比較判定回路１７に出力
する機能を有する。この第２の比較判定回路１７は４つ
の比較判定部を装備し、これら判定部により後述する２
台のテストヘッド等を介して入力された半導体集積回路
の４チップの信号と前記制限値発生回路１８からの制限
値とを独立して同時に比較判定し、それら判定信号を該
判定回路１７と接続したCPU１２の所定の記憶領域に独
立して同時に出力する機能を有する。
性を検査するプログラムが格納され、かつ検査結果を記
憶する機能を有する。このCPU１２は前記タイミング発
生回路１３に接続されている。このタイミング発生回路
１３はCPU１２からのタイミング特性の検査条件等を受
け、その検査条件を該回路１３と接続した後述する２台
のテストヘッドに出力する機能を有する。また、前記CP
U１２は前記期待値パターン発生回路１５に接続されて
いる。この発生回路１５は該CPU１２の指令に基づいて
所定のタイミング特性期待値パターンを、これと接続す
る前記第１の比較判定回路１４に出力する機能を有す
る。この第１の比較判定回路１４は４つの比較判定部を
装備し、これら判定部により後述する２台のテストヘッ
ド等を介して入力された半導体集積回路の４つのチップ
信号と前記発生回路１５からのタイミング特性期待値パ
ターンとを独立して同時に比較判定し、それら判定信号
を該判定回路１４と接続したCPU１２の所定の記憶領域
に同時に出力する機能を有する。更に、前記CPU１２は
前記ＤＣパラメトリック検査発生回路１６に接続されて
いる。この発生回路１６はCPU１２からのＤＣパラメト
リック特性の検査条件等を受け、その検査条件を、該発
生回路１６と接続した後述する２台のテストヘッドに出
力する機能を有する。前記CPU１２は前記制限値発生回
路１８に接続されている。この発生回路１８は該CPU１
２の指令に基づいて所定のパラメトリック特性の制限値
を、これと接続した前記第２の比較判定回路１７に出力
する機能を有する。この第２の比較判定回路１７は４つ
の比較判定部を装備し、これら判定部により後述する２
台のテストヘッド等を介して入力された半導体集積回路
の４チップの信号と前記制限値発生回路１８からの制限
値とを独立して同時に比較判定し、それら判定信号を該
判定回路１７と接続したCPU１２の所定の記憶領域に独
立して同時に出力する機能を有する。
また、前記装置本体１１に組込まれたタイミング発生回
路１３は２台のテストヘッド１９１，１９２に夫々２本
のバスラインを介して接続されている。同本体１１に組
込まれたＤＣパラメトリック検査発生回路１６も前記各
２台のテストヘッド１９１，１９２に夫々２本のバスラ
インを介して接続されている。前記２台のテストヘッド
１９１，１９２は前記第１の比較判定回路１４に夫々２
本のバスラインを介して接続していると共に、前記第２
の比較判定回路１７にも夫々２本のバスラインを介して
接続されている。こうした各テストヘッド１９１，１９
２は前記タイミング発生回路１３からのタイミング特性
信号を受け、２つのドライバー回路で波形整形し、その
信号を後述する２つのプローブマシンを介して半導体集
積回路のチップに独立して出力すると共に、各チップか
らの出力信号を前記第１の比較判定回路１４へ転送する
機能を有する。また、各テストヘッド１９１，１９２は
前記ＤＣパラメトリック検査発生回路１６からのＤＣパ
ラメトリック特性測定用信号を受け、この信号を後述す
る２つのプローブマシンを介して半導体集積回路のチッ
プに独立して出力すると共に、各チップからの出力値を
２つのＡ／Ｄ変換回路でディジタル変換し、前記第２の
比較判定回路１７へ転送する機能を有する。
路１３は２台のテストヘッド１９１，１９２に夫々２本
のバスラインを介して接続されている。同本体１１に組
込まれたＤＣパラメトリック検査発生回路１６も前記各
２台のテストヘッド１９１，１９２に夫々２本のバスラ
インを介して接続されている。前記２台のテストヘッド
１９１，１９２は前記第１の比較判定回路１４に夫々２
本のバスラインを介して接続していると共に、前記第２
の比較判定回路１７にも夫々２本のバスラインを介して
接続されている。こうした各テストヘッド１９１，１９
２は前記タイミング発生回路１３からのタイミング特性
信号を受け、２つのドライバー回路で波形整形し、その
信号を後述する２つのプローブマシンを介して半導体集
積回路のチップに独立して出力すると共に、各チップか
らの出力信号を前記第１の比較判定回路１４へ転送する
機能を有する。また、各テストヘッド１９１，１９２は
前記ＤＣパラメトリック検査発生回路１６からのＤＣパ
ラメトリック特性測定用信号を受け、この信号を後述す
る２つのプローブマシンを介して半導体集積回路のチッ
プに独立して出力すると共に、各チップからの出力値を
２つのＡ／Ｄ変換回路でディジタル変換し、前記第２の
比較判定回路１７へ転送する機能を有する。
更に、前記各テストヘッド１９１，１９２は夫々プロー
ブマシン２０１，２０２に接続されている。これらプロ
ーブマシン２０１，２０２は例えば２チップ同時測定用
のプローブカードを装備している。
ブマシン２０１，２０２に接続されている。これらプロ
ーブマシン２０１，２０２は例えば２チップ同時測定用
のプローブカードを装備している。
次に、前述した第３図図示の検査装置を用いて半導体集
積回路のチップの検査方法を説明する。
積回路のチップの検査方法を説明する。
まず、ＸＹ方向に移動するステージ（図示せず）上に半
導体集積回路の半導体ウェハをアライメントし、固定し
た後、該ウェハに規則的に配列された所定の２チップ夫
々のパッドにプローブマシン２０１，２０２の針を接触
させる。
導体集積回路の半導体ウェハをアライメントし、固定し
た後、該ウェハに規則的に配列された所定の２チップ夫
々のパッドにプローブマシン２０１，２０２の針を接触
させる。
次いで、装置本体１１のCPU１２からタイミング特性の
検査条件をタイミング発生回路１３に出力し、該発生回
路１３よりタイミング特性の信号を２台のテストヘッド
１９１，１９２に独立して同時に出力する。２台のテス
トヘッド１９１，１９２では入力信号をドライバー回路
で波形整形される。この場合、１台のテストヘッドで２
チップ用の信号を全て独立して発生される。こうした各
テストヘッド１９１，１９２からの信号はプローブマシ
ン２０１，２０２のプローブカード，針を介してウェハ
上の２チップ夫々の全てのパッドに与えられる。４チッ
プからの出力内容は２チップ分づつ各テストヘッド１９
１，１９２で波形整形され、装置本体１１の第１の比較
判定回路１４に出力される。この第１の比較判定回路１
４にはCPU１２からの指令により期待値パターン発生回
路１５より所定のタイミング特性期待値パターンが入力
されており、該比較判定回路１４内の４つの比較判定部
で前記４チップの出力内容と期待値パターンとを独立し
て同時に比較され良，不良の判定が行なわれる。このよ
うな判定情報はCPU１２のレジスタに独立して同時に記
憶される。
検査条件をタイミング発生回路１３に出力し、該発生回
路１３よりタイミング特性の信号を２台のテストヘッド
１９１，１９２に独立して同時に出力する。２台のテス
トヘッド１９１，１９２では入力信号をドライバー回路
で波形整形される。この場合、１台のテストヘッドで２
チップ用の信号を全て独立して発生される。こうした各
テストヘッド１９１，１９２からの信号はプローブマシ
ン２０１，２０２のプローブカード，針を介してウェハ
上の２チップ夫々の全てのパッドに与えられる。４チッ
プからの出力内容は２チップ分づつ各テストヘッド１９
１，１９２で波形整形され、装置本体１１の第１の比較
判定回路１４に出力される。この第１の比較判定回路１
４にはCPU１２からの指令により期待値パターン発生回
路１５より所定のタイミング特性期待値パターンが入力
されており、該比較判定回路１４内の４つの比較判定部
で前記４チップの出力内容と期待値パターンとを独立し
て同時に比較され良，不良の判定が行なわれる。このよ
うな判定情報はCPU１２のレジスタに独立して同時に記
憶される。
次いで、装置本体１１のCPU１２からＤＣパラメトリッ
ク特性の検査条件（電圧条件，測定条件）をＤＣパラメ
トリック検査発生回路１６に出力し、該発生回路１６よ
りパラメトリック特性の信号を２台のテストヘッド１９
１，１９２に独立して同時に出力する。２台のテストヘ
ッド１９１，１９２では２チップ用の信号を全て独立し
て発生される。こうした各テストヘッド１９１，１９２
からの信号はプローブマシン２０１，２０２のプローブ
カード，針を介してウェハ上の２チップ夫々の全てのパ
ッドに与えられる。４チップからの出力内容は２チップ
づつ各テストヘッド１９１，１９２でＡ／Ｄ変換器によ
り独立して同時にディジタル変換され、それらは装置本
体１１の第２の比較判定回路１７に出力される。この第
２の比較判定回路１７にはCPU１２からの指令により制
限値発生回路１８より所定のＤＣパラメトリック特性制
限値が入力されており、該比較判定回路１７内の４つの
比較判定部で前記４チップの出力内容と制限値とを独立
して同時に比較され、良，不良の判定が行なわれる。こ
のような判定情報はCPU１２のレジスタに独立して同時
に記憶される。
ク特性の検査条件（電圧条件，測定条件）をＤＣパラメ
トリック検査発生回路１６に出力し、該発生回路１６よ
りパラメトリック特性の信号を２台のテストヘッド１９
１，１９２に独立して同時に出力する。２台のテストヘ
ッド１９１，１９２では２チップ用の信号を全て独立し
て発生される。こうした各テストヘッド１９１，１９２
からの信号はプローブマシン２０１，２０２のプローブ
カード，針を介してウェハ上の２チップ夫々の全てのパ
ッドに与えられる。４チップからの出力内容は２チップ
づつ各テストヘッド１９１，１９２でＡ／Ｄ変換器によ
り独立して同時にディジタル変換され、それらは装置本
体１１の第２の比較判定回路１７に出力される。この第
２の比較判定回路１７にはCPU１２からの指令により制
限値発生回路１８より所定のＤＣパラメトリック特性制
限値が入力されており、該比較判定回路１７内の４つの
比較判定部で前記４チップの出力内容と制限値とを独立
して同時に比較され、良，不良の判定が行なわれる。こ
のような判定情報はCPU１２のレジスタに独立して同時
に記憶される。
次いで、タイミング特性とＤＣパラメトリック特性が４
チップ全て完全同時に検査すると、各チップに対してど
のチップが不良かをCPU１２でソフト的に処理され、不
良のチップに対しては検査装置と接続したインカーにて
インク打点するか、スクラッチにてパッドにキズを付け
る。４チップの検査が終了すると、ステージによりウェ
ハを２チップ分の距離だけＸ方向又はＹ方向に移動させ
る。ＸＹ方向に規則的に配列された全てのチップの検査
が終了すると、半導体集積回路はキャリアに収納され、
ステージには次の半導体集積回路のアライメント，プロ
ーブマシンのセットがなされる。
チップ全て完全同時に検査すると、各チップに対してど
のチップが不良かをCPU１２でソフト的に処理され、不
良のチップに対しては検査装置と接続したインカーにて
インク打点するか、スクラッチにてパッドにキズを付け
る。４チップの検査が終了すると、ステージによりウェ
ハを２チップ分の距離だけＸ方向又はＹ方向に移動させ
る。ＸＹ方向に規則的に配列された全てのチップの検査
が終了すると、半導体集積回路はキャリアに収納され、
ステージには次の半導体集積回路のアライメント，プロ
ーブマシンのセットがなされる。
しかして、本発明の検査装置によれば１台の半導体検査
装置本体で複数（ここでは２つ）のプローブマシンを制
御し、１ブローブマシン内でチップを完全並列測定（タ
イミング特性、ＤＣパラメトリック特性を複数個同時に
測定）して、全く独立に良、不良を判定し、ほぼ１チッ
プの測定時間で４チップの検査を行うことができる。そ
の結果、１チップ当たりの検査時間の短縮を図ることが
できるため、テスト効率の向上、テストコストの低減化
を達成することができる。
装置本体で複数（ここでは２つ）のプローブマシンを制
御し、１ブローブマシン内でチップを完全並列測定（タ
イミング特性、ＤＣパラメトリック特性を複数個同時に
測定）して、全く独立に良、不良を判定し、ほぼ１チッ
プの測定時間で４チップの検査を行うことができる。そ
の結果、１チップ当たりの検査時間の短縮を図ることが
できるため、テスト効率の向上、テストコストの低減化
を達成することができる。
なお、前記実施例の検査装置による検査手順はタイミン
グ特性の検査を先に、ＤＣパラメトリック特性の検査を
後に行ったが、これを逆にしてもよい。
グ特性の検査を先に、ＤＣパラメトリック特性の検査を
後に行ったが、これを逆にしてもよい。
また、本発明に係る検査装置は第３図に示す構造のもの
に限定されない。例えば第４図に示す如く２台のテスト
ヘッド１９１，１９２に各各４チップそれぞれ測定可能
なプローブマシン２０′１，２０′２を接続した構造に
してもよい。なお、かかる検査装置では第１，第２の比
較判定回路１４，１７はいずれも８個の比較判定部を備
え、かつテストヘッド１９１，１９２中には各々ドライ
バー回路，Ａ／Ｄ変換回路を４つ装備されている。この
ような構成の検査装置によれば１プローブマシン内で４
チップ同時に測定し、２プローブマシン２０′１，２
０′２を２台のテストヘッド１９１，１９２，１台の装
置本体１１で制御することによって８チップ完全並列測
定が可能なため、半導体集積回路中の１チップ当りの検
査時間をより一層短縮できる。
に限定されない。例えば第４図に示す如く２台のテスト
ヘッド１９１，１９２に各各４チップそれぞれ測定可能
なプローブマシン２０′１，２０′２を接続した構造に
してもよい。なお、かかる検査装置では第１，第２の比
較判定回路１４，１７はいずれも８個の比較判定部を備
え、かつテストヘッド１９１，１９２中には各々ドライ
バー回路，Ａ／Ｄ変換回路を４つ装備されている。この
ような構成の検査装置によれば１プローブマシン内で４
チップ同時に測定し、２プローブマシン２０′１，２
０′２を２台のテストヘッド１９１，１９２，１台の装
置本体１１で制御することによって８チップ完全並列測
定が可能なため、半導体集積回路中の１チップ当りの検
査時間をより一層短縮できる。
更に、本発明に係る検査装置は第３図図示の構造に限定
されず、装置本体に３台以上のテストヘッドを接続した
り、プローブマシンとして８チップそれぞれ測定可能な
プローブカードを装備したものを用いたりしてもよい。
されず、装置本体に３台以上のテストヘッドを接続した
り、プローブマシンとして８チップそれぞれ測定可能な
プローブカードを装備したものを用いたりしてもよい。
以上詳述したように、本発明によれば半導体集積回路の
１チップ当たりの検査時間の短縮を図ることができ、テ
スト効率の向上とテストコストの低減化を達成すること
が可能な半導体集積回路の検査装置を提供できる。
１チップ当たりの検査時間の短縮を図ることができ、テ
スト効率の向上とテストコストの低減化を達成すること
が可能な半導体集積回路の検査装置を提供できる。
第１図及び第２図は夫々従来の検査装置を示すブロック
図、第３図は本発明の一実施例を示す検査装置のブロッ
ク図、第４図は本発明の他の実施例を示す検査装置のブ
ロック図である。１１ ……半導体検査装置本体、１２……CPU、１３……
タイミング発生回路、１４……第１の比較判定回路、１
５……期待値パターン発生回路、１６……ＤＣパラメト
リック検査発生回路、１７……第２の比較判定回路、１
８……制限値発生回路、１９１，１９２……テストヘッ
ド、２０１，２０２，２０′１，２０′２……プローブ
マシン。
図、第３図は本発明の一実施例を示す検査装置のブロッ
ク図、第４図は本発明の他の実施例を示す検査装置のブ
ロック図である。１１ ……半導体検査装置本体、１２……CPU、１３……
タイミング発生回路、１４……第１の比較判定回路、１
５……期待値パターン発生回路、１６……ＤＣパラメト
リック検査発生回路、１７……第２の比較判定回路、１
８……制限値発生回路、１９１，１９２……テストヘッ
ド、２０１，２０２，２０′１，２０′２……プローブ
マシン。
Claims (1)
- 【請求項１】半導体ウェハ上に同一形状をなす複数のチ
ップを規制的に配置した構造の半導体集積回路を検査す
る装置において、 所定の信号出力及び検査の良、不良の判定信号の記憶機
能を有する中央処理回路と、 前記中央処理回路に接続され、前記半導体集積回路の所
定のチップからの出力信号とタイミング特性期待値パタ
ーンとを比較判定する第１の比較判定回路と、 前記中央処理回路に接続され、前記中央処理回路からの
指令にも基づいて所定のタイミング特性期待値パターン
を前記比較判定回路に出力する期待パターン発生回路
と、 前記中央処理回路に接続され、前記半導体集積回路の所
定のチップからの出力信号とＤＣパラメトリック特性の
制限値とを比較判定する第２の比較判定回路と、 前記中央処理回路に接続され、前記中央処理回路からの
指令にも基づいて所定のＤＣパラメトリック制限値を前
記第２の比較判定回路へ出力する制限値発生回路と、 前記中央処理回路に接続され、前記中央処理回路からの
タイミング特性信号及びＤＣパラメトリック特性信号が
それぞれ独立して入力される少なくとも２台以上のテス
トヘッドと、 前記各テストヘッドにそれぞれ接続され、前記半導体集
積回路の少なくとも２つ以上のチップに接続される２つ
以上のプローブマシンとを具備し、 前記中央処理回路からのタイミング特性信号は、前記各
テストヘッド及び各プローブマシンを通して前記半導体
集積回路の各チップに独立して同時に入力され、それら
チップからの出力信号は前記第１の比較判定回路で前記
期待値パターン発生回路から出力されたタイミング特性
の期待値パターンと独立して同時に比較されて、前記各
チップのタイミング特性の良、不良の判定がなされ、 前記中央処理回路からのＤＣパラメトリック特性の信号
は、前記各テストヘッド及び各プローブマシンを通して
前記半導体集積回路の各チップに独立して同時に入力さ
れ、それらチップからの出力値は前記第２の比較判定回
路で前記制限値発生回路から出力されたＤＣパラメトリ
ック特性の制限値と独立して同時に比較されて、前記各
チップのＤＣパラメトリック特性の良、不良の判定がさ
れることを特徴とする半導体集積回路の検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173519A JPH0622254B2 (ja) | 1983-09-20 | 1983-09-20 | 半導体集積回路の検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173519A JPH0622254B2 (ja) | 1983-09-20 | 1983-09-20 | 半導体集積回路の検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065542A JPS6065542A (ja) | 1985-04-15 |
| JPH0622254B2 true JPH0622254B2 (ja) | 1994-03-23 |
Family
ID=15962026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173519A Expired - Lifetime JPH0622254B2 (ja) | 1983-09-20 | 1983-09-20 | 半導体集積回路の検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622254B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095267A (en) * | 1990-03-19 | 1992-03-10 | National Semiconductor Corporation | Method of screening A.C. performance characteristics during D.C. parametric test operation |
| US5039602A (en) * | 1990-03-19 | 1991-08-13 | National Semiconductor Corporation | Method of screening A.C. performance characteristics during D.C. parametric test operation |
| JP4554852B2 (ja) * | 2001-09-05 | 2010-09-29 | Ｎｅｃエンジニアリング株式会社 | 電子部品測定装置 |
-
1983
- 1983-09-20 JP JP58173519A patent/JPH0622254B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6065542A (ja) | 1985-04-15 |
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