JPH0195529A - ウエーハのテスト方法 - Google Patents
ウエーハのテスト方法Info
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- JPH0195529A JPH0195529A JP25342487A JP25342487A JPH0195529A JP H0195529 A JPH0195529 A JP H0195529A JP 25342487 A JP25342487 A JP 25342487A JP 25342487 A JP25342487 A JP 25342487A JP H0195529 A JPH0195529 A JP H0195529A
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- 238000012360 testing method Methods 0.000 claims abstract description 56
- 230000002950 deficient Effects 0.000 claims abstract description 14
- 230000002093 peripheral effect Effects 0.000 claims abstract description 10
- 239000000523 sample Substances 0.000 claims description 52
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- 238000005259 measurement Methods 0.000 claims description 2
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は１枚のウェーハ内に多数のチップを形成した
ウェーハのテスト方法の改良に関するものである。
ウェーハのテスト方法の改良に関するものである。
第２図ＱＩＣウェーハを、ウエーハプローバのステージ
に載せた状態を示す平面図である。図において、Ｉｌｌ
はＩＣウェーハ、（２）はＩＣチップ、ＸとＹとはウエ
ーハプローバのステージ上でＩＣチップ（２）の位置を
示す基準となる座標軸であり、その座標位置ｕ ２（Ｘ
ｓ 、Ｙｓ）で表わすものとする。ただし、Ｈに１８ま
での自然数とする。
に載せた状態を示す平面図である。図において、Ｉｌｌ
はＩＣウェーハ、（２）はＩＣチップ、ＸとＹとはウエ
ーハプローバのステージ上でＩＣチップ（２）の位置を
示す基準となる座標軸であり、その座標位置ｕ ２（Ｘ
ｓ 、Ｙｓ）で表わすものとする。ただし、Ｈに１８ま
での自然数とする。
第４図はウェーハテストの従来のシステムプログラムで
マルチテストする場合の固定プローブの概略図であり、
（３１１１ｉプローブカード、（４）ｉプローブ針で複
数本有る。（４ａ）は複数のプローブ針からなり、チッ
プ（２（ＸＮ 、ＹｊＪ））を測定するプローブ、（４
ｂ）は同様にチップ（２（ＸＮ−１、ＹＮ−１））を測
定するプローブである。プローブ（４ａ）及び（４ｂ）
ｔ−！同数のプローブ針で構成され、各々全テスト項
目をテストするに必要な針数を有する。（５ａ）及び（
５ｂ）は同じ測定回路を有する周辺回路であり、それぞ
れプローブ（４ａ）及び（４ｂ）に接続されている。プ
ローブカード（３）はテスタ本体に接続される。テスタ
本体は、チップ（２（ＸＮ、ＹＮ））とチップ（２（Ｘ
Ｉ−１゜ＹＮ−１））とを同時に測定する為に、各種の
測定器を２つずつ内蔵しておかなければならない。
マルチテストする場合の固定プローブの概略図であり、
（３１１１ｉプローブカード、（４）ｉプローブ針で複
数本有る。（４ａ）は複数のプローブ針からなり、チッ
プ（２（ＸＮ 、ＹｊＪ））を測定するプローブ、（４
ｂ）は同様にチップ（２（ＸＮ−１、ＹＮ−１））を測
定するプローブである。プローブ（４ａ）及び（４ｂ）
ｔ−！同数のプローブ針で構成され、各々全テスト項
目をテストするに必要な針数を有する。（５ａ）及び（
５ｂ）は同じ測定回路を有する周辺回路であり、それぞ
れプローブ（４ａ）及び（４ｂ）に接続されている。プ
ローブカード（３）はテスタ本体に接続される。テスタ
本体は、チップ（２（ＸＮ、ＹＮ））とチップ（２（Ｘ
Ｉ−１゜ＹＮ−１））とを同時に測定する為に、各種の
測定器を２つずつ内蔵しておかなければならない。
次に動作について説明する。ここで、ウエーハプローバ
のステージに載せたウェーハでチップ（２（ＸＮ 、Ｙ
Ｎ））が存在するか否かのチップ認識面積を完全なチッ
プ面積の７０ｑｌＪに仮定しておく。
のステージに載せたウェーハでチップ（２（ＸＮ 、Ｙ
Ｎ））が存在するか否かのチップ認識面積を完全なチッ
プ面積の７０ｑｌＪに仮定しておく。
第２図に示したウェーハ位置で、プローバをスタートさ
せると、プローブ（４ａ）はチップ（２（３，ｅ））に
コンタクトし、プローブ（４ｂ）はチップのない（２（
２、ｓ））に位置し、チップ（２（ａ、ｅ））のみテス
トを実施する。テストが終ると１チツプ上へ移動し、プ
ローブ（４ａ）は、チップ（２（３，７））へ、プロー
ブ（４ｂ） Ｕチップ（２（２，６））へコンタクトし
２チップ同時にテストする。順次テストし、プローブ（
４ａ）でチップ（２（３，１３））、プローブ（４ｂ）
でチップ（２（２，−１２））の同時テストが完了する
と、２チツプ右へ移動し、プローブ（４ｍ）でチップ（
２（ｓ、ｒａ））、プローブ（４ｂ）でチップ（２（４
、ｔｓ））を同時テストする。テストが完了すると１≠
ツブ下へ移動し順次同様のテストを行ない、チップ（２
（１７，１１））のテスト完了で全チップテスト完了と
なる。
せると、プローブ（４ａ）はチップ（２（３，ｅ））に
コンタクトし、プローブ（４ｂ）はチップのない（２（
２、ｓ））に位置し、チップ（２（ａ、ｅ））のみテス
トを実施する。テストが終ると１チツプ上へ移動し、プ
ローブ（４ａ）は、チップ（２（３，７））へ、プロー
ブ（４ｂ） Ｕチップ（２（２，６））へコンタクトし
２チップ同時にテストする。順次テストし、プローブ（
４ａ）でチップ（２（３，１３））、プローブ（４ｂ）
でチップ（２（２，−１２））の同時テストが完了する
と、２チツプ右へ移動し、プローブ（４ｍ）でチップ（
２（ｓ、ｒａ））、プローブ（４ｂ）でチップ（２（４
、ｔｓ））を同時テストする。テストが完了すると１≠
ツブ下へ移動し順次同様のテストを行ない、チップ（２
（１７，１１））のテスト完了で全チップテスト完了と
なる。
従来のウェーハテストのシステムプログラムのマルチテ
ストは、それぞれのテストチップごとに全テスト項目の
同時テストを行なうようになっているので、プローブ（
４ａ）と（４ｂ）とはそれぞれ全ピンに針立てが必要で
、スペース的に困難となっていた。また、周辺回路（５
ａ）と（５ｂ）［それぞれ全テスト項目が測定可能な回
路を必要とし、さらに、テスタ本体に内蔵されている各
種の測定器も２個ずつ必要なので大形化しコスト高とな
るなどの問題点があった。
ストは、それぞれのテストチップごとに全テスト項目の
同時テストを行なうようになっているので、プローブ（
４ａ）と（４ｂ）とはそれぞれ全ピンに針立てが必要で
、スペース的に困難となっていた。また、周辺回路（５
ａ）と（５ｂ）［それぞれ全テスト項目が測定可能な回
路を必要とし、さらに、テスタ本体に内蔵されている各
種の測定器も２個ずつ必要なので大形化しコスト高とな
るなどの問題点があった。
この発明は上記のような問題点を解消する為になされた
もので、従来のマルチテストに比べてプローブ針数を減
すことができ、また、周辺回路は合計で１チツプ分で済
み、テスタ本体内蔵の各種の測定器も１チツプ分で十分
であると共にテスト処理能力は従来のマルチテストと同
等のウェーハテスト方法を得ることを目的とする。
もので、従来のマルチテストに比べてプローブ針数を減
すことができ、また、周辺回路は合計で１チツプ分で済
み、テスタ本体内蔵の各種の測定器も１チツプ分で十分
であると共にテスト処理能力は従来のマルチテストと同
等のウェーハテスト方法を得ることを目的とする。
この発明に係るウェーハテスト方法では、所要テスト項
目を複数のグループに分け、各グループのテスト項目を
、それぞれ専用のプローブ針と測定器とで複数のチップ
について同時にテストし、それぞれのチップの判定結果
に応じて不良マークを打てるようにするとともに、全チ
ップについて全テスト項のテストができるようにプロー
ビングを可能としたものである。
目を複数のグループに分け、各グループのテスト項目を
、それぞれ専用のプローブ針と測定器とで複数のチップ
について同時にテストし、それぞれのチップの判定結果
に応じて不良マークを打てるようにするとともに、全チ
ップについて全テスト項のテストができるようにプロー
ビングを可能としたものである。
この発明においては、現在プロービングしている複数の
チップのうち、ある１チツプの位置を基準とし、その他
のＩＣチップの位置を認識する。
チップのうち、ある１チツプの位置を基準とし、その他
のＩＣチップの位置を認識する。
そしてその複数の各チップごとに該当する不良フラグメ
モリのフラグの有無を出力し、テスタは、このフラグの
有無を参照して不良フラグ無しのチップのみテストを実
施し、その結果に応じて不良フラグメモリにフラグを立
てる。その後−斉にプロービングを１チツプ移動し同様
の作用を繰返す。
モリのフラグの有無を出力し、テスタは、このフラグの
有無を参照して不良フラグ無しのチップのみテストを実
施し、その結果に応じて不良フラグメモリにフラグを立
てる。その後−斉にプロービングを１チツプ移動し同様
の作用を繰返す。
〔発明の実施例〕 ゛
以下この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるウェーハテスト方法の
手順を示すフローチャートであり、２チップ同時テスト
の例について述べる。（ｘＮ、Ｙｓ）及び（Ｘｉ−１ｔ
Ｙト１） Ｆｉウエーハプローバのステージの上に載
せたウェーハ内のチップの位置を示す座標である。第２
図はウエーハプローバのステージ上に載せたウェーハで
あり、（１）はウェーハ、（２）はＩＣチップ（以下チ
ップと略称する。）、ｘ及びＹはチップの位置を表わす
基準となる座標軸である。
手順を示すフローチャートであり、２チップ同時テスト
の例について述べる。（ｘＮ、Ｙｓ）及び（Ｘｉ−１ｔ
Ｙト１） Ｆｉウエーハプローバのステージの上に載
せたウェーハ内のチップの位置を示す座標である。第２
図はウエーハプローバのステージ上に載せたウェーハで
あり、（１）はウェーハ、（２）はＩＣチップ（以下チ
ップと略称する。）、ｘ及びＹはチップの位置を表わす
基準となる座標軸である。
座標（Ｘｉ、Ｙｓ） Ｉ／ｃあるチップ（２１Ｆｉ（２
（ＸＮ、ＹＪＩ））で表わすものとする。第３図はこの
実施例によるテストを行なうための固定プローブであり
、（３）はプローブカード、（４）はプローブ針で複数
本有ある。（４Ａ）は測定するテスト項目に必要な最小
限のプローブ針で構成されるプローブであり、チップ（
２（ＸＩ。
（ＸＮ、ＹＪＩ））で表わすものとする。第３図はこの
実施例によるテストを行なうための固定プローブであり
、（３）はプローブカード、（４）はプローブ針で複数
本有ある。（４Ａ）は測定するテスト項目に必要な最小
限のプローブ針で構成されるプローブであり、チップ（
２（ＸＩ。
ＹＮ））を測定する。（４Ｂ）ｉ！測測定るテスト項目
に必要な最小限のプローブ針で構成されるプローブであ
り、チップ（２（Ｘｉ−ｔ 、 ＹＮ−１））を測定す
る。（５Ａ） ｔ’！チップ（２（ＸＮ 、Ｙｒ））を
測定するテスト項目に必要な最小限の回路を有する周辺
回路であり、プローブ（４Ａ）−へ配線されている。（
５Ｂ） ｆｌチップ（２（ＸＮ−ｔ 、 ｙｓ−ｔ））
を測定するテスト項目に必要な最小限の回路を有する周
辺回路であり、プローブ（４Ｂ）へ配線されている。ま
た、プローブ（４Ａ） ドブローブ（４Ｂ）とでは共通
するテスト項目は原則として含まないものとする。さら
に、プローブカード＋３１ Ｆｉテスタ本体へ接続され
ている。
に必要な最小限のプローブ針で構成されるプローブであ
り、チップ（２（Ｘｉ−ｔ 、 ＹＮ−１））を測定す
る。（５Ａ） ｔ’！チップ（２（ＸＮ 、Ｙｒ））を
測定するテスト項目に必要な最小限の回路を有する周辺
回路であり、プローブ（４Ａ）−へ配線されている。（
５Ｂ） ｆｌチップ（２（ＸＮ−ｔ 、 ｙｓ−ｔ））
を測定するテスト項目に必要な最小限の回路を有する周
辺回路であり、プローブ（４Ｂ）へ配線されている。ま
た、プローブ（４Ａ） ドブローブ（４Ｂ）とでは共通
するテスト項目は原則として含まないものとする。さら
に、プローブカード＋３１ Ｆｉテスタ本体へ接続され
ている。
次にこの実施例方法の手順について説明する。
ここでチップの認識面積を７０俤に仮定しておく。
第１図において、ステップ（イ）でテストをスタートさ
せると、ステップ（ｏ）で第３図のプローブ（４Ａ）に
、第２図のチップ（２（２，７））がプロービングされ
、プローブ（４Ｂ）にはチップの無い（１，６）の位置
が来る。従って、ステップｆ９のテストの結果ステップ
（ホ）に進み、プローブ（４Ａ）によりチップ（２（２
，７））のみテストを行ない、ステップ（ト）、ステッ
プ（す）で結果を不良フラグメモリの（２，７）の位置
に記憶する。次に、プローブ（４Ａ）をチップ（２（２
。
せると、ステップ（ｏ）で第３図のプローブ（４Ａ）に
、第２図のチップ（２（２，７））がプロービングされ
、プローブ（４Ｂ）にはチップの無い（１，６）の位置
が来る。従って、ステップｆ９のテストの結果ステップ
（ホ）に進み、プローブ（４Ａ）によりチップ（２（２
，７））のみテストを行ない、ステップ（ト）、ステッ
プ（す）で結果を不良フラグメモリの（２，７）の位置
に記憶する。次に、プローブ（４Ａ）をチップ（２（２
。
８））の位置にしても１．プローブ（４Ｂ）の位置は（
１°。
１°。
７）で、チップがないので、プローブ（４Ａ）によりチ
ップ（２（２，８））のみのテストを行ない、結果を不
良フラグメモリの（２，８）の位置に記憶する。以下順
次ステップ＞＞ 、 Ｇ１によって移動し、チップ（２
（２，１４））のテストが完了すると、更に、ステップ
０）、Ｑりを経て、ステップ（ロ）でプローブ（４Ａ）
ｕチップ（２（３，１３））を、プローブ（４Ｂ）は
チップ（２（２，１２））をプロービングする。
ップ（２（２，８））のみのテストを行ない、結果を不
良フラグメモリの（２，８）の位置に記憶する。以下順
次ステップ＞＞ 、 Ｇ１によって移動し、チップ（２
（２，１４））のテストが完了すると、更に、ステップ
０）、Ｑりを経て、ステップ（ロ）でプローブ（４Ａ）
ｕチップ（２（３，１３））を、プローブ（４Ｂ）は
チップ（２（２，１２））をプロービングする。
次にステップ（ハ）でチップ（２（２，１２））は既に
不良判定となっているか否かを、ウエーハプローバ内の
不良フラグメモリ座標（２，１２）から出力する。
不良判定となっているか否かを、ウエーハプローバ内の
不良フラグメモリ座標（２，１２）から出力する。
テスタはそれを参照し、不良フラグメモリ（２，１２）
にフラグが立っていれば、ステップ（ホ）でチップ（２
（３，１３））のみのテストを行ない、フラグが立って
いなければ、ステップに）でチップ（２（ａ 、ｓ ａ
））とチップ（２（２，１２））とを同時にテストする
。その結果をステップ（ハ）、（ト）で判定して不良判
定のチップがあれば、ステップ（７）、（す）で相当す
る不良フラグメモリの位置にフラグを立てる。
にフラグが立っていれば、ステップ（ホ）でチップ（２
（３，１３））のみのテストを行ない、フラグが立って
いなければ、ステップに）でチップ（２（ａ 、ｓ ａ
））とチップ（２（２，１２））とを同時にテストする
。その結果をステップ（ハ）、（ト）で判定して不良判
定のチップがあれば、ステップ（７）、（す）で相当す
る不良フラグメモリの位置にフラグを立てる。
、 次に、ステップ（７＞ 、 Ｑｈを経てプローブ
（４Ａ）はチップ（２（３，１２））を、プローブ（４
Ｂ）はチップ（２（２，１１））をプロービングし、同
様の作用を繰り返す。
（４Ａ）はチップ（２（３，１２））を、プローブ（４
Ｂ）はチップ（２（２，１１））をプロービングし、同
様の作用を繰り返す。
以上のように、順次テストを行ない、全チップが、プロ
ーブ（４Ａ） 、プローブ（４Ｂ）の両方でテストされ
ると不良チップに不良マークを自動的に付けて、このウ
ェーハ全チップのウェーハテストを完了する。これをス
テップＱＯで確認し、ステップ（７）で終了する。
ーブ（４Ａ） 、プローブ（４Ｂ）の両方でテストされ
ると不良チップに不良マークを自動的に付けて、このウ
ェーハ全チップのウェーハテストを完了する。これをス
テップＱＯで確認し、ステップ（７）で終了する。
なお、上記実施例では、プローブ（４Ａ）とプローブ（
４Ｂ）とで行なうテスト項目が相異なる例について述べ
たが、一部共通するテスト項目があってもよく、この場
合、その項目は２回テストされたことになる。
４Ｂ）とで行なうテスト項目が相異なる例について述べ
たが、一部共通するテスト項目があってもよく、この場
合、その項目は２回テストされたことになる。
以上のように、この発明によれば、使用する測定器の種
類ごとに各種のテスト項目をグループ化して各グループ
ごとに割り当てたチップを同時にテストし、テスタ本体
、及び周辺回路の機能を常に使用状態にすることにより
、１チツプテスト分゛の安価な装置で処理能力を２倍に
上げることができる。
類ごとに各種のテスト項目をグループ化して各グループ
ごとに割り当てたチップを同時にテストし、テスタ本体
、及び周辺回路の機能を常に使用状態にすることにより
、１チツプテスト分゛の安価な装置で処理能力を２倍に
上げることができる。
第１図はこの発明の一実施例によるウェーハテスト方法
の手順を示すフローチャート、第２図はこの実施例及び
従来方法におけるウェーハをウェーハプローバのステー
ジに載せた状態を示す平面図、第３図はこの実施例方法
に用いるプローブカードの概略図、第４図は従来方法に
用いるプローブカードの概略図である。 図において、（１）はウェーハ、（２）はチップ、（３
）はプローブカード、（４）はプローブ針、（４Ａ）
、（４Ｂ）はプローブ、（５Ａ） 、 （５Ｂ）は周辺
回路である。 なお、図中同一符号は同一または相当部分を示す。
の手順を示すフローチャート、第２図はこの実施例及び
従来方法におけるウェーハをウェーハプローバのステー
ジに載せた状態を示す平面図、第３図はこの実施例方法
に用いるプローブカードの概略図、第４図は従来方法に
用いるプローブカードの概略図である。 図において、（１）はウェーハ、（２）はチップ、（３
）はプローブカード、（４）はプローブ針、（４Ａ）
、（４Ｂ）はプローブ、（５Ａ） 、 （５Ｂ）は周辺
回路である。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）多数個の同一種類の半導体チップが規則正しい位
置関係に形成されたウェーハのテストを行なうに当つて
、 上記テストの項目を複数のグループに分け、各グループ
のテスト項目に応じて所要のプローブ針が上記半導体チ
ップの位置関係に対応して配設され、それぞれのグルー
プのテスト項目を行なう測定用周辺回路を備えたプロー
ブカードを用い、上記グループ数に対応する数の上記半
導体チップについて上記プローブカードで同時 にテストを施し、 各上記半導体チップについて１つのテスト項目でも不良
と判定されれば、当該チップは不良と記録し、 全上記ウェーハのすべての上記半導体チップについて順
次上記プローブカードでプロービングし、既に不良の記
録のある半導体チップは除いて、不良記録のない半導体
チップのみテストを行なうことを特徴とするウェーハの
テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25342487A JPH0195529A (ja) | 1987-10-07 | 1987-10-07 | ウエーハのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25342487A JPH0195529A (ja) | 1987-10-07 | 1987-10-07 | ウエーハのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195529A true JPH0195529A (ja) | 1989-04-13 |
Family
ID=17251200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25342487A Pending JPH0195529A (ja) | 1987-10-07 | 1987-10-07 | ウエーハのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0195529A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5279265A (en) * | 1991-07-26 | 1994-01-18 | Nissan Motor Co., Ltd. | V-type internal combustion engine with improved water pump arrangement |
| JP2000515662A (ja) * | 1996-08-07 | 2000-11-21 | マイクロン、テクノロジー、インコーポレーテッド | 欠陥を有する集積回路のテスト時間と修復時間とを最適化するためのシステム |
| US7107500B2 (en) | 2002-12-24 | 2006-09-12 | Hynix Semiconductor Inc. | Test mode circuit of semiconductor memory device |
-
1987
- 1987-10-07 JP JP25342487A patent/JPH0195529A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5279265A (en) * | 1991-07-26 | 1994-01-18 | Nissan Motor Co., Ltd. | V-type internal combustion engine with improved water pump arrangement |
| JP2000515662A (ja) * | 1996-08-07 | 2000-11-21 | マイクロン、テクノロジー、インコーポレーテッド | 欠陥を有する集積回路のテスト時間と修復時間とを最適化するためのシステム |
| US7107500B2 (en) | 2002-12-24 | 2006-09-12 | Hynix Semiconductor Inc. | Test mode circuit of semiconductor memory device |
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