JPH0287643A - 半導体ウェーハ試験装置 - Google Patents
半導体ウェーハ試験装置Info
- Publication number
- JPH0287643A JPH0287643A JP63241436A JP24143688A JPH0287643A JP H0287643 A JPH0287643 A JP H0287643A JP 63241436 A JP63241436 A JP 63241436A JP 24143688 A JP24143688 A JP 24143688A JP H0287643 A JPH0287643 A JP H0287643A
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- JP
- Japan
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- chip
- monitor
- chips
- test
- probe card
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000000523 sample Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 18
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体ウェーハの試験装置に関する。
一般に被試験半導体ウェーハは、機能を有するICチッ
プとICチップから得られる特性以外の特性データをウ
ェーハ全面にわたって均一に調査するために、モニタチ
ップをICチップと対にしてウェーハ全面に配置してい
る。
プとICチップから得られる特性以外の特性データをウ
ェーハ全面にわたって均一に調査するために、モニタチ
ップをICチップと対にしてウェーハ全面に配置してい
る。
第3図は従来の半導体ウェーハ試験装置の一例の平面模
式図、第4図は第3図の動作を説明するための流れ図で
ある。
式図、第4図は第3図の動作を説明するための流れ図で
ある。
第3図に示すようにウェーハ1aは、第■行第J列のI
Cチップ21Jとモニタチップ31Jの隣接対であるチ
ップ対51Jを含む5列と、それに平行な同一パターン
を複数個有している。
Cチップ21Jとモニタチップ31Jの隣接対であるチ
ップ対51Jを含む5列と、それに平行な同一パターン
を複数個有している。
プローバは、モニタ識別抵抗Rの両端パッド4A 、4
[1を含むモニタチップ31Jの全パッド、又はIC識
別抵抵抗の両端パッド4..4t、を含むICチップ2
+、、+の全パッドに同時に接触する複数の探針7を設
けたプローブカード6Aを有していた。
[1を含むモニタチップ31Jの全パッド、又はIC識
別抵抵抗の両端パッド4..4t、を含むICチップ2
+、、+の全パッドに同時に接触する複数の探針7を設
けたプローブカード6Aを有していた。
各チップの試験は、まず抵抗値Rまたはrを識別した後
に、プローブカード6、に接続されている試験部中に予
め記憶されているプログラムにより制御されていた。
に、プローブカード6、に接続されている試験部中に予
め記憶されているプログラムにより制御されていた。
ここで、ICチップ21Jとモニタチップ3IJはパッ
ド配列が同一であるので、プローブカード6aは共用さ
れている。
ド配列が同一であるので、プローブカード6aは共用さ
れている。
こうしておけばプローブカード63は1枚ですむので経
済的であるし、いちいちIC又はモニタチップに対して
交換する手間も除けるので効率的である。
済的であるし、いちいちIC又はモニタチップに対して
交換する手間も除けるので効率的である。
第4図に示すようにウェーハ1aの試験は、予め記憶し
であるICチップ用、モニタチップ用のプログラムを用
いる前にチップ識別抵抗の抵抗値を測定して、この抵抗
値により例えば500ΩのときICチップ21Jで、5
にΩのときモニタチップ31Jであると判断して、それ
に対応したそれぞれのプログラムを用いて試験するよう
になっている。
であるICチップ用、モニタチップ用のプログラムを用
いる前にチップ識別抵抗の抵抗値を測定して、この抵抗
値により例えば500ΩのときICチップ21Jで、5
にΩのときモニタチップ31Jであると判断して、それ
に対応したそれぞれのプログラムを用いて試験するよう
になっている。
上述した従来の半導体ウェーハ試験装置は、ICチップ
かモニタチップかの判断手段としてテストプログラム及
びチップレイアウトの工夫が必要である。
かモニタチップかの判断手段としてテストプログラム及
びチップレイアウトの工夫が必要である。
このため判断結果に対応しておのおののテストプログラ
ムにジャンプするという煩雑さがあり、また両チップ上
に識別抵抗やパッドなどの余分なレイアウトスペースを
必要とし小形化に反するという問題があった。
ムにジャンプするという煩雑さがあり、また両チップ上
に識別抵抗やパッドなどの余分なレイアウトスペースを
必要とし小形化に反するという問題があった。
また、識別抵抗R又はrの製造バラツキにより誤判定さ
れる恐れもあった。
れる恐れもあった。
さらに、プローブカードはチップ対のICチップとモニ
タチップと別々に対応して全チップの試験を行うので、
プローブカードの移動等の時間が多くかかるという問題
があった。
タチップと別々に対応して全チップの試験を行うので、
プローブカードの移動等の時間が多くかかるという問題
があった。
本発明の目的は、テストプログラムが簡単で試験時間の
短い半導体ウェーハの試験装置を提供することにある。
短い半導体ウェーハの試験装置を提供することにある。
本発明の半導体ウェーハ試験装置は、複数のパッドを有
するICチップと前記パッドと同一の配列のパッドを有
するモニタチップとの隣接対を配列した被試験半導体ウ
ェーハの前記パッドに探針を接触する10−ブカードと
、該プローブカードに接続する試験部に記憶されている
プログラムによって前記IC及びモニタの両チップを試
験する半導体ウェーハ試験装置において、前記プログラ
ムカードが前記隣接対の全パッドに同時に接触する探針
を有し、かつ前記プログラムが前記隣接対の前記両チッ
プの同時試験内容を記憶して構成されている。
するICチップと前記パッドと同一の配列のパッドを有
するモニタチップとの隣接対を配列した被試験半導体ウ
ェーハの前記パッドに探針を接触する10−ブカードと
、該プローブカードに接続する試験部に記憶されている
プログラムによって前記IC及びモニタの両チップを試
験する半導体ウェーハ試験装置において、前記プログラ
ムカードが前記隣接対の全パッドに同時に接触する探針
を有し、かつ前記プログラムが前記隣接対の前記両チッ
プの同時試験内容を記憶して構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例の平面模式図、第2図は第1
図の動作を説明するための各部の流れ図である。
図の動作を説明するための各部の流れ図である。
第1図に示すように、ウェーハ1は識別抵抗R,rを省
いてパッド4..4b及び4A、4b間のチップ内部に
別の機能を付加したことが異る意思外は第3図の従来の
ウェーハ1aと同一である。
いてパッド4..4b及び4A、4b間のチップ内部に
別の機能を付加したことが異る意思外は第3図の従来の
ウェーハ1aと同一である。
またプローブカード6は、ICチップ21J及びモニタ
チップ31Jのチップ対51Jの全バットに同時に接触
する探針7を有することが第3図の従来のプローブカー
ド61と異っている。
チップ31Jのチップ対51Jの全バットに同時に接触
する探針7を有することが第3図の従来のプローブカー
ド61と異っている。
プローブカード6に接続する試験部に予め記憶されてい
るプログラムはICチップ21j及びモニタチップ31
Jの両方の試験を行うよう設定されている。
るプログラムはICチップ21j及びモニタチップ31
Jの両方の試験を行うよう設定されている。
第2図に示すように、半導体ウェーハ1の試験はまず、
モニタチップ3IJに関するテストを行ない、ICチッ
プ21Jと異るモニタ特性データを収集し、しかるのち
にICチップ21Jのテストを行ない、不良チップであ
ればイン力でマーキングを行ない、次にプローブカード
6を下のチップ対511+l)Jに移動する。
モニタチップ3IJに関するテストを行ない、ICチッ
プ21Jと異るモニタ特性データを収集し、しかるのち
にICチップ21Jのテストを行ない、不良チップであ
ればイン力でマーキングを行ない、次にプローブカード
6を下のチップ対511+l)Jに移動する。
もちろんこのモニタチップ32.とjCチップ21」の
テスト順序は逆にしても本質的に変わることはない。
テスト順序は逆にしても本質的に変わることはない。
ICチップの良品ペレット発生率(P/Wという)及び
モニタチップのデータ収集が完了しなならば、モニタチ
ップおよびマーキングされた不良品のICチップと良品
のICチップを選別する。
モニタチップのデータ収集が完了しなならば、モニタチ
ップおよびマーキングされた不良品のICチップと良品
のICチップを選別する。
以上に説明した本実施例では、イン力はICチップを対
象にしたために、モニタチップには何のマーキングもさ
れないが、モニタチップを対象に追加しても良い。
象にしたために、モニタチップには何のマーキングもさ
れないが、モニタチップを対象に追加しても良い。
なお本実施例では、プローブカード6はICチップとモ
ニターチップの両方のチップに同時に接触するような構
造となっているので、両方のチップの境界線8周辺のパ
ッド4cには探針7が接触出来ないので、レイアウト設
計時に予め考慮しておく。
ニターチップの両方のチップに同時に接触するような構
造となっているので、両方のチップの境界線8周辺のパ
ッド4cには探針7が接触出来ないので、レイアウト設
計時に予め考慮しておく。
本実施例によれば、識別抵抗R,rの代りにチップ機能
を追加したが、従来と同一のチップ機能にしてパッド4
A、4B及び4..4b対応チップ面積を省いて小形に
できる。
を追加したが、従来と同一のチップ機能にしてパッド4
A、4B及び4..4b対応チップ面積を省いて小形に
できる。
また、プローブカード6はチップ対に対して移動し、チ
ップ識別を不要とするために試験時間が10〜20%低
減出来る。
ップ識別を不要とするために試験時間が10〜20%低
減出来る。
なお、本実施例では、両チップに外観上の相異はないが
、両チップにチップ識別模様を付加してもよい。
、両チップにチップ識別模様を付加してもよい。
以上の説明で明らかなように本発明は、ICチップとモ
ニタチップよりなるチップ対の両方のチップに対し、1
つのプローブカードで同時に接触し、両方のチップのテ
スト内容を記述した1つのテストプログラムを用いて同
時に試験することにより、プログラム上の煩雑さも無く
すという効果がある。
ニタチップよりなるチップ対の両方のチップに対し、1
つのプローブカードで同時に接触し、両方のチップのテ
スト内容を記述した1つのテストプログラムを用いて同
時に試験することにより、プログラム上の煩雑さも無く
すという効果がある。
さらにチップ移動時間が半減しかつチップ識別に要する
時間だけ短縮されるという効果がある。
時間だけ短縮されるという効果がある。
第1図は本発明の一実施例の平面模式図、第2図は第1
図の動作を説明するための各部の流れ図、第3図は従来
の半導体ウェーハ試験装置の一例の平面模式図、第4図
は第3図の動作を説明するための流れ図である。 1・・・ウェーハ 21J・・・第i行第j列のICチ
ップ、31.・・・第i行第j列のモニタチップ、4・
・・パッド、5.、・・・第i行第j列のチップ対、6
・・・プローブカード、7・・・探針。 代理人 弁理士 内 原 晋 5乙I チッフ゛対 第1図 sIJチ、ブ対
図の動作を説明するための各部の流れ図、第3図は従来
の半導体ウェーハ試験装置の一例の平面模式図、第4図
は第3図の動作を説明するための流れ図である。 1・・・ウェーハ 21J・・・第i行第j列のICチ
ップ、31.・・・第i行第j列のモニタチップ、4・
・・パッド、5.、・・・第i行第j列のチップ対、6
・・・プローブカード、7・・・探針。 代理人 弁理士 内 原 晋 5乙I チッフ゛対 第1図 sIJチ、ブ対
Claims (1)
- 複数のパッドを有するICチップと前記パッドと同一の
配列のパッドを有するモニタチップとの隣接対を配列し
た被試験半導体ウェーハの前記パッドに探針を接触する
プローブカードと、該プローブカードに接続する試験部
に記憶されているプログラムによって前記IC及びモニ
タの両チップを試験する半導体ウェーハ試験装置におい
て、前記プログラムカードが前記隣接対の全パッドに同
時に接触する探針を有し、かつ前記プログラムが前記隣
接対の前記両チップの同時試験内容を記憶することを特
徴とする半導体ウェーハ試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63241436A JPH0287643A (ja) | 1988-09-26 | 1988-09-26 | 半導体ウェーハ試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63241436A JPH0287643A (ja) | 1988-09-26 | 1988-09-26 | 半導体ウェーハ試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0287643A true JPH0287643A (ja) | 1990-03-28 |
Family
ID=17074280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63241436A Pending JPH0287643A (ja) | 1988-09-26 | 1988-09-26 | 半導体ウェーハ試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0287643A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100328408B1 (ko) * | 1995-09-27 | 2002-07-06 | 니시무로 타이죠 | 프로브카드 및 반도체 집적회로의 프로빙시험방법 |
-
1988
- 1988-09-26 JP JP63241436A patent/JPH0287643A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100328408B1 (ko) * | 1995-09-27 | 2002-07-06 | 니시무로 타이죠 | 프로브카드 및 반도체 집적회로의 프로빙시험방법 |
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