JP2951166B2 - 半導体テスト装置、半導体テスト回路チップ及びプローブカード - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、被測定半導体集積回路
をテストする半導体チップテスト装置、半導体テスト回
路チップ及びプローブカードの改良に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭのテスト時間はその容量
の増大等に起因して著しく増大している。テストコスト
の低減は１Ｇビット級ＤＲＡＭを実現するために要求さ
れる重要なキーテクノロジーの一つである。ＤＲＡＭ
は、次の２つの種類に分類して考えると考え易い。

【０００３】１）ＦＯＭ（Function Ｏriented Ｍemor
y ）：このカテゴリーのメモリには、ＡＳＭ（Ａplicat
ion Ｓpecified Ｍemory ）即ち、特定用途向けに特化
させたメモリ等が含まれる。具体的には、画像処理機能
を有しているビデオメモリ等がある。

【０００４】２）ＣＯＭ（Ｃost Ｏriented Ｍemory
）：このカテゴリーは汎用メモリを含む。将来的に
は、シンクロナスメモリ等、準汎用品も含まれる可能性
がある。これらのメモリはコストすなわち売値を安くす
るために大量生産されるものである。このＣＯＭに於い
てコストをいかに低減できるかは、将来そのようなメモ
リが存在できるかという根幹に関わる重要な問題であ
る。このメモリのコストのうち、メモリのテスト時間す
なわち、半導体プロセスをへてきたメモリチップのなか
から、良品を選別するのに要する時間が著しく増大して
いる。

【０００５】図１９に、従来のテスト方式の構成概略図
を示す。この従来のテスト方式では、１台のメモリテス
タによって複数の被測定半導体集積回路チップ(DUT:Dev
iceUnder Test) の測定を行なうものである。この図を
用いて従来のテスト方式について説明する。３５１はメ
モリテスタ本体であり、フェイルビットメモリやコント
ローラが含まれている。３５２はＶＫＴ（Ｖideo Ｋey
board Ｔerminal)端末である。３５３はテスタヘッドで
あり、被測定半導体集積回路チップDUT0〜DUT3にテスト
電圧を印加し測定するものである。これによって、メモ
リチップの製造コストに占めるテストコストは、図２０
のように増大して行くことになる。このトレンドグラフ
によれば、１Ｇビット時代にはテストコストの割合は４
０％を越えるものになり、もはや産業としてなりたたな
い。ここで、テストコストのトレンドの推定の根拠とし
て、以下のものを用いた。

【０００６】プロセスコストのトレンドの指標として、
設備投資推定額を用いそのデータとして、平成３年電
気、情報関連学会連合大会、三菱電気 小宮氏のデータ
から、相対値として、1M(1.0),4M(2.7),16M(6.7),64M(2
0),256M(33),1G(67)とした。テスターの価格として、各
世代最先端で２倍づつ推移すると仮定した。すなわち１
Ｍを１として、M(1),4M(2),16M(4),64M(8),256M(16),1G
(32)。テスト時間について（表１）のように仮定し、相
対的に１Ｍを１として、M(1)，4M(3.2) ，16M(9.6)，64
M(32) ，256M(90)，1G(270) とした。

【０００７】さらに、同時測定数のトレンドとして、
（表２）に示す３つの場合を仮定する。どのケースの場
合に乗ってくるかは、各社の生産規模、生産品種数に大
きく依存することになる。

【０００８】

【表１】

【表２】 ＣＡＳＥ１：同時測定数が世代で変わらないとした場合 ＣＡＳＥ２：同時測定数が２世代で２倍ずつ大きくなる
場合 ＣＡＳＥ３：同時測定数が２世代で４倍ずつ大きくなる
場合 いずれの場合も１Ｍで１に規格化している。

【０００９】以上のデータを基に、テストコスト＝テス
ター価格＊測定時間／同時測定数として、テストコスト
割合すなわちトータルコスイトに占めるテストコストの
割合のトレンドを予測したものが、図２０である。

【００１０】この従来のテスト方式においてテストコス
トを著しく低減できない大きな理由は、(1) テスタの価
格の上昇が著しい、(2) 極端に大きな同時測定数を実現
することは極めて困難であることの２点である。

【００１１】

【発明が解決しようとする課題】しかしながら、上記の
ような従来構成では、半導体テスト装置は、被測定半導
体集積回路チップの品種の多くに対応して多くの品種の
被測定半導体集積回路チップをテストできるように種々
の解析機能を備えているため、低価格化を実現するのは
困難である。また、被測定半導体集積回路チップの同時
測定個数を著しく増大させるには、高額のテスタヘッド
の数を大幅に増やさねばならず、更には各被測定半導体
集積回路の不良が発見された場合に、その不良アドレス
を記憶する不良アドレス記憶メモリの容量も膨大なもの
になるため、半導体テスト装置の価格の高額化を招き、
同時測定数の多い半導体テスト装置を実現することは困
難であった。

【００１２】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は、半導体テストに必要な装置の低
価格化と、被測定半導体集積回路チップの同時測定個数
が多い半導体テスト装置を提供し、よって被測定半導体
集積回路チップのコストの著しい低減を可能にすること
にある。

【００１３】また、本発明では、更に、被測定半導体集
積回路の同時測定を短時間で素早く行うことも目的とす
る。

【００１４】

【課題を解決するための手段】上記技術的課題を解決す
るために、本発明では、一品種の被測定半導体集積回路
のみをテストする専用機能を備えた半導体テスト回路チ
ップを作成し、被測定半導体集積回路の品種に対応する
半導体テスト回路チップを用いてテストを行う構成と
し、これにより、半導体テスト装置本体では低コストの
一般ワークステーション程度の機能を備えればよいよう
にして、半導体テスト装置のコストを低減する。

【００１５】具体的に、請求項１記載の発明では、被測
定半導体集積回路チップをテストする半導体テスト装置
であって、一品種の複数の被測定半導体集積回路チップ
のみをテストするように設計された専用機能を有する複
数の半導体テスト回路チップと、前記複数の半導体テス
ト回路チップを制御し、前記複数の被測定半導体集積回
路チップのテスト結果を収集するコンピュータと、前記
複数の被測定半導体集積回路チップと前記複数の半導体
テスト回路チップとを接続する接続手段とを備えた半導
体テスト装置を構成している。

【００１６】また、請求項５記載の発明では、一品種の
被測定半導体集積回路チップのみをテストするように設
計された専用機能を有する半導体テスト回路チップであ
って、前記被測定半導体集積回路チップに印加すべきテ
ストパターンを発生するテストパターン発生回路と、前
記テストパターン発生回路で発生させたテストパターン
に対する被測定半導体集積回路チップからの応答波形の
タイミングを測定するタイミング測定回路と、前記被測
定半導体集積回路チップの消費電流の測定を行なう電流
測定回路と、前記被測定半導体集積回路チップの不良を
解析する不良解析回路とを備えた半導体テスト回路チッ
プを構成している。

【００１７】更に、請求項９記載の発明では、被測定半
導体集積回路に印加するテストパターンを発生するテス
トパターン発生手段と、前記テストパターン発生手段で
発生されたテストパターンに対する被測定半導体集積回
路の出力情報を記憶する情報記憶手段と、前記情報記憶
手段に記載された被測定半導体集積回路の出力情報の不
良判定を行う判定手段とが同一チップ内に集積される半
導体テスト回路チップを構成している。

【００１８】加えて、請求項１４記載の発明では、半導
体ウェハー上の複数の被測定半導体集積回路をテストす
る機能を具備する複数のテスト機能具備手段と、前記複
数の被測定半導体集積回路の各々の複数の位置に接触す
る複数のプローブ針と、前記複数のテスト機能具備手段
及び複数のプローブ針を支持するプローブカード本体と
を備えたプローブカードを構成している。

【００１９】また、請求項２２記載の発明では、コンピ
ュータに搭載された被測定半導体集積回路チップをテス
トする半導体テスト回路チップと、前記被測定半導体集
積回路チップのテストシーケンスを記憶するテストシー
ケンス記憶手段と、前記半導体テスト回路チップを制御
し、前記被測定半導体集積回路チップのテスト結果を収
集するテスト結果収集手段とを備え、前記半導体テスト
回路チップ、テストシーケンス記憶手段及びテスト結果
収集手段を前記コンピュータに備えた半導体テスト装置
を構成している。

【００２０】

【作用】上記した構成によって、請求項１、請求項５、
請求項９、請求項１４及び請求項２２記載の発明によれ
ば、被測定半導体集積回路をテストする機能は、その多
くが半導体テスト回路チップに取り込まれているので、
テスト結果を収集するコンピュータは、例えばワークス
テーションのような低価格のものでよく、従って半導体
テスト装置の価格を大幅に下げることが可能である。し
かも、被測定半導体集積回路の同時測定数を増やすに
は、接続手段上に搭載する半導体テスト回路チップの数
を増やすだけでよいので、１００個以上の同時測定数に
でき、従来の同時測定数が４〜数十程度の半導体テスト
装置に比べて、１桁以上も同時測定数を増大させること
が容易に実現できる。

【００２１】更に、請求項２２記載の発明では、半導体
テスト回路チップをコンピュータに内蔵するので、前記
コンピュータに既設されている作動上必要な半導体集積
回路をもテストすることが可能である。

【００２２】

【実施例】

（実施例１）以下本発明の半導体テスト装置の一実施例
について、図面を参照しながら説明する。

【００２３】図１は、被測定半導体集積回路のテストの
種類を示し、ステップＳ１で半導体ウェハー上に形成さ
れた被測定半導体集積回路を半導体ウェハー段階でテス
トするウェハーテストと、その後に半導体ウェハーから
被測定半導体集積回路チップを切り出し、その各チップ
に電極バンプを形成し、パッケージングした後に、この
被測定半導体集積回路チップを更にテストするパッケー
ジング後の組立テストとの２種類のテストが行われる。

【００２４】図２は本発明の第１の実施例におけるパッ
ケージング後の組立テストに使用する半導体テスト装置
の概略構成図を示す。同図において、１、１…はアレイ
状に縦１０行、横１０列に配置された複数（１００個）
の被測定半導体集積回路チップ、２、２…は同様にアレ
イ状に縦１０行、横１０列に配置された複数（１００
個）の半導体テスト回路チップである。

【００２５】３は前記被測定半導体集積回路チップ１…
と半導体テスト回路チップ２…とを接続する接続手段と
してのマザーボードであって、前記マザーボード４の上
面には前記被測定半導体集積回路チップ１…が配置さ
れ、マザーボード４の下面には前記半導体テスト回路チ
ップ２…が配置される。本実施例では、１００個の被測
定半導体集積回路チップ１…の同時測定を実現してい
る。

【００２６】前記マザーボード３には、図３に示すよう
に複数の接続部材２６…が配置されていて、これ等の接
続部材２６…の下面には各々半導体テスト回路チップ２
…が接続され、各接続部材２６…の上面には各々チップ
ソケット２７…を介して前記被測定半導体集積回路チッ
プ１…が取外し可能に実装されており、これ等の被測定
半導体集積回路チップ１…は測定評価の終了時にはチッ
プソケット２７…から取外され、次に測定対象となる被
測定半導体チップ１…と交換される。

【００２７】４はコンピュータであって、配線２５及び
前記マザーボード３を経て各半導体テスト回路チップ２
…に接続されて、各テスト回路チップ２…のテスト結果
を収集する。

【００２８】次に、本実施例における半導体のテストの
様子を説明する。

【００２９】先ず、被測定集積回路チップ１…がマザー
ボード４の上面にチップソケット２７…を介して実装さ
れる。次に、コンピュータ４からマザーボード３を介し
て各テスト回路チップ２…に測定方法の指示や測定スタ
ートの指示が送られる。続いて、半導体テスト回路チッ
プ２…が前記送られた測定方法に従って各々担当する被
測定半導体集積回路１…をテストする。その後、そのテ
スト結果がマザーボード４を介してコンピュータ４に送
られて、一連の評価が完了する。

【００３０】以上の構成から、本実施例では以下の効果
を奏する。

【００３１】即ち、半導体テスト装置の機能は、各半導
体テスト回路チップ２…に取り込まれているため、テス
ト結果を収集するコンピュータ４は、例えばワークステ
ーションのような低価格のものでよく、従って半導体テ
スト装置の価格を大幅に下げることができる。また、同
時測定数を増やすには、マザーボード４上に搭載するテ
スト回路チップ２…の数を増やすだけでよく、従来に比
べて１桁以上の同時測定数の増大を容易に実現できる。
実際に、本発明によれば、例えば５０cm角面積のマザー
ボード３で容易に１００個の同時測定を実現でき、シス
テムを巨大化することなく、同時測定数を従来の１０倍
程度に容易に高めることができる。

【００３２】更に、本実施例では、マザーボード３の上
面及び下面に各々複数の被測定半導体集積回路チップ１
…と、複数の半導体テスト回路チップ２…を実装できる
ので、被測定半導体集積回路チップ１…とテスト回路チ
ップ２間の接続距離を短くでき、周波数の高い測定にも
従来よりも一層容易に対応できる。更に、マザーボード
３として断熱特性の良いものを用いれば、被測定半導体
チップ１…を実装したマザーボード３を恒温層に入れて
温度設定を変えることができ、被測定半導体チップ１…
の温度テストも容易に実現できる。

【００３３】加えて、半導体テスト装置の設置面積が容
易に従来の１０分の１程度にできるので、半導体テスト
装置の導入コストの大きな割合をしめる床面積の低減が
図れて、結果的にテストコスト低減を実現できる。

【００３４】次に、上記半導体テスト装置に用いる半導
体テスト回路チップ２の内部構成例について説明する。
図４に半導体テスト回路チップ２の内部構成例を示す。
同図において、５は被測定半導体集積回路に印加すべき
テストパターンを発生する測定パターン発生回路、６は
測定パターン発生回路５で発生させたテストパターンに
対する被測定半導体集積回路からの応答波形の遅延時間
等を測定するタイミング測定回路、７は被測定半導体集
積回路の消費電流の測定を行なう電流測定回路、８は被
測定半導体チップの不良を解析する不良解析回路、９は
制御回路、１０は入出力回路である。また、１１は各回
路ブロック間の信号のやり取りを行なう内部バスであ
る。

【００３５】前記各部の動作及び構成例について、テス
トの流れに従って説明する。

【００３６】通常、半導体テストでは、被測定半導体集
積回路の消費電流の測定を行ない、それに異常があれ
ば、そこで測定を中止する。本実施例では、入出力回路
１０を介して、被測定半導体チップ１に電源電圧が供給
され、その電流量を測定する。測定方法としては、本実
施例では図５のものを用いている。同図は図４に示す電
流測定回路７の概略構成図である。

【００３７】図５において、１２は被測定チップに電流
測定時に電源を供給する被測定チップ電源端子である。
１４は電源電流を制御するドライブトランジスタ、１３
は基準電圧発生回路１５の出力と被測定チップに供給さ
れている電圧とを比較するコンパレータ回路である。こ
こで、１２、１３、１４、１５で通常の定電圧発生回路
３０が構成されることになる。さらに、本実施例では、
電流レベル設定回路１６及び電流レベル比較用コンパレ
ータ１７が付加されている。電流測定の原理は、電源ド
ライブトランジスタ１４がＰ型である場合、消費電流が
大きい時、そのゲート電圧がより下がることになる。こ
のゲート電圧をコンパレータ１７で電流レベル設定回路
１６の発生電圧と比較することによって、消費電流レベ
ルを検出する。

【００３８】次に、測定パターン発生回路５によって各
被測定半導体集積回路チップ１…に印加すべきテストパ
ターンが発生される。本実施例では、通常のＲＯＭ（Ｒ
ead Ｏnly Ｍemory ）を用いている。被測定半導体集積
回路チップ１…から出てきた波形から、遅延時間等を測
定するが、これは、タイミング測定回路６中の論理回路
等で構成された遅延回路を通したテストパターンと被測
定半導体集積回路チップ１…から出てきた波形とを比較
することでなされる。

【００３９】また、被測定半導体集積回路チップ１…の
不良は、不良解析回路８により、測定パターン発生回路
５が発生する期待値データと、被測定半導体集積回路チ
ップ１…が出力する波形信号とを比較することによって
なされる。制御回路９はこれらの回路ブロックの動作を
制御するものである。

【００４０】更に、本実施例では、マザーボード２に搭
載される被測定半導体集積回路チップ１…とほぼ同じデ
ザインルール及びプロセスでこの半導体テスト回路チッ
プ２…を製造している。これによって、測定対象となる
被測定半導体集積回路チップ１…が必要とするタイミン
グ精度を無理なく実現している。

【００４１】図６は、半導体テスト回路チップ２…の半
導体ウェハー上の製造位置を示す。同図において、３５
は半導体ウェハー、３６…は前記半導体ウェハー３５に
おいて被測定半導体集積回路チップ１…を製造する実デ
バイス領域、３７…は前記各実デバイス領域３６…を除
く空き領域であるプロセスモニタ領域である。半導体テ
スト回路チップ２…は、被測定半導体集積回路チップ１
…の製造プロセス時に各プロセスモニタ領域３７…に同
時に作り込まれる。従って、半導体テスト回路チップ２
…を製造するコストを抑えることができる。

【００４２】（実施例２） 図７は、本発明の第２の実施例の半導体テスト回路チッ
プの他の構成図を示す。 同図において、２は半導体テ
スト回路チップ、５１ａはテストパターン発生手段、５
２はテストパターン発生手段５１で発生されたテストパ
ターンを被測定半導体集積回路チップである被試験メモ
リ５４に印加するドライバ（駆動手段）である。５５
ａ，５５ｂはＳＲＡＭ１，ＳＲＡＭ２からなる情報記憶
手段であり、ドライバ５２によって印加されたテストパ
ターンに対する被試験メモリ５４の出力情報を記憶す
る。５３は出力情報を記憶させる方の情報記憶手段５５
ａ，５５ｂを選択する情報記憶手段選択回路、５６，５
７はＳＲＡＭ１，ＳＲＡＭ２に記憶された出力情報の不
良判定を行う情報判定手段、５８は情報判定手段５６，
５７の出力の一方を選択し、ワークステーション６０へ
転送する判定結果選択回路である。

【００４３】以上のように構成された半導体テスト回路
チップについて、以下図７を用いてその動作を説明す
る。

【００４４】先ず、テストパターン発生手段５１ａより
テストアドレス、期待値、制御信号よりなるテストパタ
ーンが発生され、ドライバ５２により被試験メモリ５４
に印加される。被試験メモリ５４はこのテストパターン
に対応した情報を出力する。情報記憶手段選択回路５３
はＳＲＡＭ１又はＳＲＡＭ２を選択し、前記出力情報は
前記選択回路５３により選択された例えばＳＲＡＭ１に
記憶される。ＳＲＡＭ１に対応するアドレス領域の転送
期間が終了すると、情報記憶手段選択回路５３はＳＲＡ
Ｍ２を選択し、被試験メモリ５４からの出力情報がＳＲ
ＡＭ２に記憶される。ここで、ＳＲＡＭ２に切り換えら
れている間にテストパターン発生手段５１ａより読み出
しアドレスが発生し、前記ＳＲＡＭ１に記憶された出力
情報のうち読み出しアドレスに対応する出力情報のみが
情報判定手段５６に読み出されて、この情報判定手段５
６が不良判定を行う。そして、その不良判定の結果が判
定結果選択回路５８によりワークステーション６０に転
送されると共に、対応する読み出しアドレスもワークス
テーション６０に転送される。

【００４５】図８に情報判定手段５６の一具体例を示
す。２０２〜２１７はＳＲＡＭ１の中からテストパター
ン発生手段５１ａの読み出しアドレスにより選択された
１６個の情報をラッチし、増幅する前置増幅器である。
前置増幅器２０２〜２１７から出力された情報Ｒ１〜Ｒ
１６はそれぞれ図８（ａ）に示したような接続法で判定
回路２１８〜２２５に接続されている。図９に判定回路
２１８の例を示す。

【００４６】図８（ａ）に示した接続法で得られる情報
Ｒ１〜Ｒ１６の仮想的なマトリックスは同図（ｂ）のよ
うになる。これはＳＲＡＭ１から出力される１６ビット
の情報Ｒ１〜Ｒ１６を順に４ビットずつ取り、それを４
行に並べ、４行４列の２次元マトリックスにしたもので
あり、２２６〜２２９は各行に対する判定回路の出力で
ある。出力２２６〜２２９は、同図のマトリックスの行
（左右）方向の情報がすべて一致しているときには高レ
ベル（以後”Ｈ”という）を出力し、不一致のときには
低レベル（以後”Ｌ”という）を出力する。出力２３０
〜２３３は図８（ｂ）のマトリックスの列（上下）方向
の情報がすべて一致しているときには”Ｈ”を出力し、
不一致のときには”Ｌ”を出力する。例えば、被試験メ
モリ４にすべて同一の情報を書き込んで起くと、Ｒ１〜
Ｒ１６としては書き込んだ同一の情報が得られ、判定回
路２１８〜２２５の出力はすべて”Ｈ”となる。いま、
被試験メモリ５４の中の１つのアドレスが不良であると
する。たとえばＲ６が不良に対応していると仮定する。
Ｒ６だけ他の情報と一致しないので出力２２７と２３１
に”Ｌ”が出力され、その他の出力には”Ｈ”が出力さ
れる。従って、不良アドレスは、図８（ｂ）に示した仮
想的なマトリックスの出力２２７に対応した行と、出力
２３１に対応した列の交点に対応する情報Ｒ６であるこ
とが判定される。従って、ワークステーション６０に
は、出力２２６〜２３３の８個のデータと読み出しアド
レスとを出力すればよい。

【００４７】このような構成によれば、不良を判定する
速度は被試験メモリ５４の転送速度より遅くてもよい。
例えば、被試験メモリ５４が転送速度１００ＭＨｚのシ
ンクロナスＤＲＡＭで、ＳＲＡＭ１，ＳＲＡＭ２の容量
がそれぞれ６４ビットであるとすると、ＳＲＡＭ１又は
ＳＲＡＭ２に６４ビットの情報を転送するのに６４０ナ
ノ秒かかり、その間に１６ビットの並列テストであれば
４回実行すればよいので、１回の判定は１６０ナノ秒の
間に行われればよい。また、並列テスト回路を被試験メ
モリ５４中に内蔵しないので、チップ面積の制約がな
く、回路規模の大きな判定回路も採用することができ
る。さらに、判定結果の出力ピン数も制約されないた
め、多数の判定結果を出力できる。

【００４８】本実施例では、情報判定手段５６，５７と
して複数の情報の一致不一致を検出する並列テスト法を
示したが、他の方法、例えば垂直水平パリティチェック
を用いる方法、複数の情報を同時に複数の期待値と比較
する方法などでもよい。また、複数の異なる情報判定手
段を同時に併せて用いることもできる。

【００４９】また本実施例では、情報記憶手段５を２個
設けた例で示したが、これは２つに限定されず、複数設
けることも可能である。

【００５０】図１０は更に他の半導体テスト回路チップ
の構成図を示すものである。基本的には前述の実施例と
同じ構成であるので異なる構成部分についてのみ説明す
る。異なる部分は、被試験メモリ５４からの出力情報を
ＳＲＡＭ１、ＳＲＡＭ２へ記憶する場合のＳＲＡＭ１又
はＳＲＡＭ２内のアドレスをテストパターンと独立に発
生する記憶アドレス発生手段５９を設けている点であ
る。

【００５１】以上のように構成された半導体テスト回路
チップ２について、以下図１０を用いてその動作を説明
する。

【００５２】先ず、テストパターン発生手段５１ｂより
テストアドレス、期待値、制御信号よりなるテストパタ
ーンが発生され、ドライバ５２により被試験メモリ５４
に印加される。被テストメモリ５４はこのテストパター
ンに対応した情報を出力する。出力情報は情報記憶手段
選択回路５３によって選択されたＳＲＡＭ１の記憶アド
レス発生手段５９によって選択されたアドレスに記憶さ
れる。ＳＲＡＭ１に対応するアドレス領域の転送期間が
終了し、情報記憶手段選択回路５３の選択する情報記憶
手段がＳＲＡＭ２に切り換えられている間に情報判定手
段５６がＳＲＡＭ１に記憶された出力情報の不良判定を
行い、結果は、判定結果選択回路５８によってワークス
テーション６０へ転送される。

【００５３】以上のような構成によれば、前記の実施例
と同様に不良を判定する速度は被試験メモリ５４の転送
速度よりも遅くてよい。また、並列テスト回路を被試験
メモリ５４中に内蔵しないので、チップ面積の制約がな
く、回路規模の大きな判定回路も採用することができる
うえ、判定結果の出力ピン数も制約されないため、多数
の判定結果を出力できる。

【００５４】さらに、この構成によれば、被試験メモリ
５４のアドレスとそのアドレスから得られた情報を記憶
するＳＲＡＭ１又はＳＲＡＭ２におけるアドレスの対応
を自由に設定できるため、情報判定手段６、７において
並列の判定される情報の組み合わせを任意に選択するこ
とができる。従って、並列にテストする情報がすべて不
良で並列テスト回路が誤動作するのを防ぐことができ
る。この説明図を図１１に示す。ここでは、被試験メモ
リ５４の容量が１０２４ビット、ＳＲＡＭ１の容量が６
４ビットで１６ビットの並列テストを行う例で説明す
る。

【００５５】転送１では、被試験メモリ５４から０，
１，２，…の順に読みだした情報をＳＲＡＭ１に順次記
憶している。この場合、並列テストを行う１６ビットの
情報の組み合わせは、（０、１、２〜１５）、（１６、
１７〜３１）…となり、これは被試験メモリ５４上では
同一ワード線上の情報となる。このような組み合わせの
並列テストの場合、被試験メモリ５４で起り易い不良の
一種であるワード線不良、即ち、ワード線の不良のため
同一ワード線上のすべての情報が不良となる。例えば０
〜３１がすべて反転するといった不良は検出されない。

【００５６】転送２では、被試験メモリ５４の対角線上
の情報をＳＲＡＭ１に順次記憶している。この場合、並
列にテストをする情報は、（０、３３、６６、９９…）
となり、同一ワード線上の情報は含まれなくなる。この
ように任意の情報の組み合わせで並列テストを行うこと
ができるので、被試験メモリ５４の内部のセルアレイ構
成によらず不良検出率の高い並列テストを実現すること
ができる。

【００５７】（実施例３）図１２は本発明の第３の実施
例におけるウェハーテストに使用する半導体テスト装置
の構成概略図を示すものである。同図において、１０１
はプローバー装置本体、２…は半導体集積回路をテスト
する機能を具備するテスト機能具備手段としての半導体
テスト回路チップ、１０３は前記半導体テスト回路チッ
プ２…を搭載したプローブカード本体、１０４…は複数
のプローブ針、１０５は半導体テスト装置全体を制御
し、被測定半導体集積回路の測定結果を収集するワーク
ステーション装置、１０６は前記被測定半導体集積回路
を作り込んだ半導体ウェハーである。前記複数のプロー
ブ針１０４…は、半導体ウェハー１０６上の各被測定半
導体集積回路とプローブカード本体１０３間の電気的接
続を行う。１０７は半導体ウェハー１０６を載せるチャ
ックステージ、１０８は前記チャックステージ１０７を
四方に移動させるチャックステージ移動手段である。

【００５８】本実施例の動作について簡単に説明する。

【００５９】先ず、被測定半導体集積回路を作り込んだ
半導体ウェハー１０６が、チェックステージ１０７に真
空などを用いて吸着される。半導体ウェハー１０６の被
測定半導体集積回路が、プローブ針１０４を通してプロ
ーブカード本体１０３上にある半導体テスト回路チップ
２に電気的に接続される。ワークステーション１０５か
ら、制御信号がプローバー装置１０１、プローブカード
本体１０３を介して、半導体テスト回路チップ２に伝達
され、これにより半導体テスト回路チップ２が半導体ウ
ェハー１０６上に作り込まれた被測定半導体集積回路の
測定を開始する。その測定結果は、前述した経路を逆に
遡ってワークステーション１０５に戻される。

【００６０】次に、プローブカード本体１０３の構成に
ついて説明する。

【００６１】図１３はプローブカード本体の一構成例を
示し、同図（ａ）はプローブカードの上面図、同図
（ｂ）はプローブカード側面図である。

【００６２】同図において、１０３はプローブカード本
体、１０４はプローブ針であって、被測定半導体集積回
路に電気的に接触する。１０５はプローブ針基部であっ
て、前記プローブ針１０４がプローブカード本体１０３
に固定されている部分である。２は半導体テスト回路チ
ップであって、前記プローブカード本体１０３の周縁に
配置されると共に、プローブカード本体１０３に対して
垂直に実装されている。１１０はコミュニケーションピ
ンであり、プローブカード本体１０３と装置本体との間
の電気的接続を実現し、これによって、プローブカード
本体１０３と装置間の情報交換を可能としている。尚、
図中では、複雑になるので図示していないが、コミュニ
ケーションピン１１０、プローブ針基部１０５、半導体
テスト回路チップ２間は、必要な接続がプローブカード
本体１０３内で実現されている。

【００６３】次に、プローブカード本体１０３の別の構
成について説明する。図１４はプローブカード本体の別
の構成例を示すものである。同図（ａ）はプローブカー
ドの上面図、同図（ｂ）はプローブカード側面図であ
る。

【００６４】同図において、１０３はプローブカード本
体、１０４…はプローブ針であって、測定するデバイス
に電気的に接触するものである。１０５はプローブ針基
部であり、前記プローブ針１０４がプローブカード本体
１０３に固定されている部分である。２…は半導体テス
ト回路チップであって、前記プローブカード本体３の複
数のプローブ針４…が囲む複数の平面の各々とオーバー
ラップする位置，特に本実施例では具体的にこれ等の平
面の内部に配置されている。これにより、図１３の場合
と異なり、プローブカード本体１０３内の配線が簡単に
なり、プローブカード作成のコストをより低減できる。
１１０は、コミュニケーションピンであり、プローブカ
ード本体１０３と、装置本体間の電気的接続を実現し、
これによりプローブカード本体１０３と装置間の情報交
換を可能としている。尚、図中では複雑になるので記入
していないが、コミュニケーションピン１１０、プロー
ブ針基部１０５、半導体テスト回路チップ２間は必要な
接続がプローブカード本体１０３内で実現されている。

【００６５】以上、図１３又は図１４に示すプローブカ
ード本体を図１２に用いることにより、従来の技術で
は、不可能であった大幅な同時測定数を実現することが
できる。また、テスト装置の主要な機能は、プローブカ
ード１上の半導体テスト回路チップ２…によって実現さ
れるので、大幅な半導体テスト装置の値段の低減を実現
できる。

【００６６】また、プローブ針の消耗を考えた場合、プ
ローブ針部が分離交換できるように、プローブ針部とそ
の他のカード部分が分離可能に構成してもよい。

【００６７】次に、廉価な半導体ウェハー検査装置とし
て、ウェハー位置合わせ検出手段を搭載したものを説明
する。従来のプローブ装置では、１個又は数個の半導体
ウェハー上の半導体チップを一時に測定できるのが限界
であったが、本実施例では、１枚の半導体ウェハー上の
全被測定半導体集積回路チップを同時に測定することを
主眼とする。この概念をウェハースケールコンカレント
プロービング手法（Wafer Scale Concurrent Probing S
cheme ）と名付ける。

【００６８】図１５（ａ）はプローブカードの上面図、
同図（ｂ）はプローブカード側面図、同図（ｃ）は半導
体ウェハーがウェハーステージに載置された側面図であ
る。図１５を用いて本プローブカードの構成について説
明する。

【００６９】同図において、１０３はプローブカード本
体、１０４はプローブ針、１０５はプローブ針基部、１
０６は測定すべき半導体チップを作り込んだ半導体ウェ
ハー、２は半導体テスト回路チップ、１１０はコミュニ
ケーションピン、１１１はアライメント用センサー針、
１１４はアライメント用センサー針１１１の駆動部であ
り、ウェハーアライメント時に、センサー針１１１の先
端部がプローブ針１０４の先端部より、下になるように
駆動し、実際の測定時では上になるように駆動するもの
である。１１２は、半導体ウェハー上に形成されたウェ
ハーアライメント用パターン、１１３は実際の半導体チ
ップのパッドである。

【００７０】次に本実施例における動作について説明す
る。

【００７１】先ず、ウェハーステージ１０７によって、
半導体ウェハー１０６がプローブカード本体３に対し
て、概ねアライメントされる。

【００７２】次に、センサー針１１１が、センサー針駆
動部１１４によって半導体ウェハー１０６面上に接触さ
れる。この時、センサー針１１１に流れる電流が検知さ
れ、半導体ウェハー１０６とプローブカード本体１０３
のアライメントずれが検知される。次に、再びセンサー
針１１１がセンサー針駆動部１１４によって半導体ウェ
ハー１０６面上から離され、再度ウェハーステージ１０
７が移動したのち、センサー針１１１が降下して、この
センサー針１１１に流れる電流が検知され、半導体ウェ
ハー１０６とプローブカード本体１０３のアライメント
ずれが検知される。この課程が繰り返された後正しいア
ライメントが得られ、今度はプローブカード本体１０３
が降下し、プローブカード上の半導体テスト回路チップ
２が測定を開始する。

【００７３】次に、半導体ウェハー上に形成されたアラ
イメント用パッドの構成について説明する。図１６にそ
の具体例の平面図を示す。ここで１１２は、半導体ウェ
ハー１０６上に形成された金属配線層からなる，アライ
メント用パッドを構成するパターンである。１３０ａ，
１３０ｂ，１３０ｃは正しくアライメントされたとき
の、センサー針１１１の接触位置、１３１ａ，１３１
ｂ，１３１ｃは誤ってアライメントされたときの、セン
サー針１１１の接触位置である。この図から判るよう
に、正しくアライメントされたときは、３本のセンサー
針１１１間に電気的接続はなく、電圧を印加しても電流
は流れない。これに対し、正しくアライメントされてい
ない場合、電流が流れることになる。特にこの図の場
合、１３１ａ，１３１ｃ間に電流が流れる。これを検出
してウェハーステージ１０７を再度位置変えを行う。図
１６の場合、図面に対して、上下方向のみに検出能力が
あるが、同様なものを向きを変えて半導体ウェハーの反
対側に配置すれば、これだけで半導体ウェハーの位置決
めをするに十分な情報が集められる。

【００７４】図１７は、位置合せ検出手段の変形例を示
し、前記の説明では、電流を測定してアライメント情報
を採取したのに代え、静電容量の変化を用いてアライメ
ント情報を採取したもよい。即ち、プローブカード本体
１０３の周縁には、複数箇所の位置に容量センサ１５０
…が配置されると共に、半導体ウェハー７上の周縁には
複数の容量センサ用パターン１５１…が形成されてい
て、各容量センサ１５１が対応する容量センサ用パター
ン１５２に近接した時、各容量センサ１５１の出力が最
も大値に変化し、これにより各プローブ針１０４が半導
体ウェハー１０６上の対応する電極パッド１５３…に精
度良く接触する正しいアライメントが得られる。この場
合、前述のセンサー駆動部は省略できる。

【００７５】（実施例４）図１８は第４の実施例を示
す。本実施例は、製造工程時に被測定半導体集積回路を
テストする半導体テスト装置ではなく、既にコンピュー
タに内蔵された半導体メモリチップをテストする半導体
テスト装置を示す。

【００７６】図１８に前記半導体テスト装置の概略構成
図を示す。３１９はコンピュータ応用機器のプロセッ
サ、２は本発明に係る半導体テスト回路チップ、１…は
前記プロセッサで使用している被測定半導体集積回路チ
ップとしての複数の半導体メモリチップである。３２２
はコンピュータ全体を示す。３２３はコンピュータ３２
２の内部データバス、３２４は前記半導体メモリチップ
１…のテストシーケンスを記憶するテストシーケンス記
憶手段としてのＲＯＭである。前記半導体テスト回路チ
ップ２は前記半導体メモリチップ１…をテストする機能
を有する。

【００７７】また、３２５はディスク、３２６は前記デ
ィスク３２５に内蔵するオペレーションシステムであっ
て、前記プロセッサ３１９が通常の処理を行なっていな
い空き時間に半導体メモリチップ１…のテストを指示す
る。ディスク３２５は、テストによる不良被測定半導体
集積回路チップ２が発見された場合に、その不良アドレ
スを記憶する。

【００７８】次に、本実施例の動作を簡単に説明する。
プロセッサ３１９が通常の処理を行なっていない空き時
間を利用して、半導体テスト回路チップ２がＲＯＭ３２
４のテストシーケンスに従って半導体メモリチップ１…
のテストを行なう。

【００７９】半導体メモリチップ１…の何れかに不良が
発見された場合には、プロセッサ３１９は、その半導体
メモリチップ１の不良なアドレスを使用せず、また修理
の時期を外部に報知する。これにより、コンピュータの
信頼性を格段に向上させることができる。

【００８０】

【発明の効果】以上説明したように、本発明では、一品
種の複数の被測定半導体集積回路チップのみをテストす
るように設計された専用機能を有する複数の半導体テス
ト回路チップを設け、これを使用して被測定半導体集積
回路をテストするので、テスト結果を収集するコンピュ
ータは、例えばワークステーションのような低価格のも
のでよく、半導体テスト装置の価格を大幅に下げること
が可能であると共に、被測定半導体集積回路の同時測定
数を大幅に増大でき、これにより被測定半導体集積回路
のテストコストの著しい低減を可能にできる。

【００８１】また、請求項１０記載の発明によれば、テ
ストパターンに対する被測定半導体集積回路からの出力
情報を半導体テスト回路チップ内の情報記憶手段に高速
に転送しながら、それ等の複数情報を並列テストするの
で、不良判定する速度を被測定半導体集積回路の転送速
度よりも遅くできる効果を奏する。更に、並列テスト回
路を被測定半導体集積回路中に内蔵しないので、チップ
面積の制約がなく、回路規模の大きな判定回路も採用す
ることができる。加えて、判定結果の出力ピン数も制約
されないため、多数の判定結果を出力できる。また、請
求項１１記載の発明では、半導体テスト回路チップ内の
テストパターンと独立に半導体テスト回路チップ内の情
報記憶手段の記憶アドレスを発生する記憶アドレス発生
手段を設けたので、任意の情報の組み合わせで並列テス
トを行うことができ、被測定半導体集積回路の内部のセ
ルアレイ構成に依らず、不良検出率の高い並列テストを
実現することができる。

【図面の簡単な説明】

【図１】被測定半導体集積回路のテストの種類の説明図
である。

【図２】本発明の第１の実施例における概略構成図であ
る。

【図３】マザーボードの断面図である。

【図４】半導体テスト回路チップの内部構成を示す概略
ブロック図である。

【図５】半導体テスト回路チップに備える電流測定回路
の概略構成図である。

【図６】半導体ウェハー上のプロセスモニタ領域の説明
図である。

【図７】半導体テスト回路チップの構成図である。

【図８】情報判定手段の構成図である。

【図９】情報判定手段を構成する判定回路の回路図であ
る。

【図１０】他の半導体テスト回路チップの構成図であ
る。

【図１１】半導体テスト回路チップの動作説明図であ
る。

【図１２】本発明の第２の実施例におけるウェハテスト
に使用する半導体テスト装置の構成概略図である。

【図１３】プローブカード本体の一構成例を示す図であ
る。

【図１４】プローブカード本体の他の構成例を示す図で
ある。

【図１５】アライメント方式の概略図である。

【図１６】アライメント用パッドの一例を示す平面図で
ある。

【図１７】他のアライメント方式の概略図である。

【図１８】半導体テスト回路チップを内蔵したコンピュ
ータの内部構成を示すブロック図である。

【図１９】従来のメモリテスト装置の概略構成図であ
る。

【図２０】従来のメモリテスト装置を用いた場合のテス
トコストトレンドを示した図である。

【符号の説明】

１ 被測定半導体集積回路チップ ２ 半導体テスト回路チップ ３ データ収集解析用コンピュータ ４ マザーボード（接続手段） ５ 測定パターン発生回路 ６ タイミング測定回路 ７ 電流測定回路 ８ 不良解析回路 ９ 制御回路 ５１ テストパターン発生手段 ５３ 情報記憶手段選択回路 ５５ 情報記憶手段 ５６、５７ 情報判定手段 ５８ 判定結果選択回路 ５９ 記憶アドレス発生手段 １０１ プローバー装置 １０３ プローブカード本体 １０４ プローブ針 １０６ 半導体ウェハー １０７ ウェハーステージ １１１ センサー針 １１２ アライメント用パッド １５１ 容量センサ １５２ 容量センサ用パターン ３１９ プロセッサ ３２４ ＲＯＭ（テストシーケンス記憶手段） ３２５ ディスク ３２６ オペレーションシステム

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/66 Ｈ０１Ｌ 21/66 Ｗ Ｇ０１Ｒ 31/28 Ｈ (72)発明者 松山 和弘 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平５−273313（ＪＰ，Ａ) 特開 平６−5686（ＪＰ，Ａ) 特開 昭62−243335（ＪＰ，Ａ) 特開 昭63−246839（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 G01R 31/26 G01R 31/28 H01L 21/66 G06F 12/16

Claims (25)

(57)【特許請求の範囲】
1. 【請求項１】 被測定半導体集積回路チップをテストす
   る半導体テスト装置であって、一品種の複数の被測定半
   導体集積回路チップのみをテストするように設計された
   専用機能を有する複数の半導体テスト回路チップと、前
   記複数の半導体テスト回路チップを制御し、前記複数の
   被測定半導体集積回路チップのテスト結果を収集するコ
   ンピュータと、前記複数の被測定半導体集積回路チップ
   と前記複数の半導体テスト回路チップとを接続する接続
   手段とを備えたことを特徴とする半導体テスト装置。
2. 【請求項２】 接続手段は、平板状に形成されたマザー
   ボードであることを特徴とする請求項１記載の半導体テ
   スト装置。
3. 【請求項３】 複数の被測定半導体集積回路チップと半
   導体テスト回路チップとの数を同数にしたことを特徴と
   する請求項１記載の半導体テスト装置。
4. 【請求項４】 マザーボードの一面に複数の被測定半導
   体集積回路チップが配置され、マザーボードの他面に半
   導体テスト回路チップが配置されることを特徴とする請
   求項２記載の半導体テスト装置。
5. 【請求項５】 一品種の被測定半導体集積回路チップの
   みをテストするように設計された専用機能を有する半導
   体テスト回路チップであって、前記被測定半導体集積回
   路チップに印加すべきテストパターンを発生するテスト
   パターン発生回路と、前記テストパターン発生回路で発
   生させたテストパターンに対する被測定半導体集積回路
   チップからの応答波形のタイミングを測定するタイミン
   グ測定回路と、前記被測定半導体集積回路チップの消費
   電流の測定を行なう電流測定回路と、前記被測定半導体
   集積回路チップの不良を解析する不良解析回路とを備え
   たことを特徴とする半導体テスト回路チップ。
6. 【請求項６】 電流測定回路は、被測定半導体集積回路
   チップに定電圧を印加する定電圧発生回路と、設定電流
   レベルに対応する設定電圧を発生する電流レベル設定回
   路と、前記定電圧発生回路における前記被測定半導体集
   積回路チップの消費電流に応動する部分の電圧を前記電
   流レベル設定回路の設定電圧と比較する比較回路とを備
   えるていることを特徴とする請求項５記載の半導体テス
   ト回路チップ。
7. 【請求項７】 被測定半導体集積回路チップとほぼ同じ
   デザインルール及びプロセスにより製造されることを特
   徴とする請求項５記載の半導体テスト回路チップ。
8. 【請求項８】 被測定半導体集積回路チップの製造プロ
   セス時に、ウェハのプロセスモニタ領域に作り込まれる
   ことを特徴とする請求項５又は請求項７記載の半導体テ
   スト回路チップ。
9. 【請求項９】 被測定半導体集積回路に印加するテスト
   パターンを発生するテストパターン発生手段と、前記テ
   ストパターン発生手段で発生されたテストパターンに対
   する被測定半導体集積回路の出力情報を記憶する情報記
   憶手段と、前記情報記憶手段に記載された被測定半導体
   集積回路の出力情報の不良判定を行う判定手段とが同一
   チップ内に集積されることを特徴とする半導体テスト回
   路チップ。
10. 【請求項１０】 一品種の被測定半導体集積回路チップ
    のみをテストするように設計された専用機能を有する半
    導体テスト回路チップであって、被測定半導体集積回路
    に印加するテストパターンを発生するテストパターン発
    生手段と、前記テストパターン発生手段で発生されたテ
    ストパターンを被測定半導体集積回路チップに印可する
    駆動手段と、前記印可されたテストパターンに対する前
    記被測定半導体集積回路の出力情報を記憶する情報記憶
    手段と、前記情報記憶手段に記憶された被測定半導体集
    積回路の出力情報の不良判定を行う判定手段とを同一チ
    ップ内に集積したことを特徴とする半導体テスト回路チ
    ップ。
11. 【請求項１１】 情報記憶手段のアドレスを発生する記
    憶アドレス発生手段が更に同一チップ内に集積されるこ
    とを特徴とする請求項９記載の半導体テスト回路チッ
    プ。
12. 【請求項１２】 情報記憶手段と判定手段とが同数の複
    数個設けられ、前記複数の情報記憶手段の中から１個の
    情報記憶手段を選択する選択手段を前記複数個の情報記
    憶手段及び判定手段と同一チップ内に集積したことを特
    徴とする請求項９記載の半導体テスト回路チップ。
13. 【請求項１３】 情報記憶手段に記憶された被測定半導
    体集積回路の出力情報を判定手段により不良判定を行っ
    ている時、前記判定手段に出力情報を提供している情報
    記憶手段以外の情報記憶手段は、被測定半導体集積回路
    の出力情報の記憶を行うことを特徴とする請求項１２記
    載の半導体テスト回路チップ。
14. 【請求項１４】 半導体ウェハー上の複数の被測定半導
    体集積回路をテストする機能を具備する複数のテスト機
    能具備手段と、前記複数の被測定半導体集積回路の各々
    の複数の位置に接触する複数のプローブ針と、前記複数
    のテスト機能具備手段及び複数のプローブ針を支持する
    プローブカード本体とを備えたことを特徴とするプロー
    ブカード。
15. 【請求項１５】 半導体ウェハー上の複数の被測定半導
    体集積回路をテストする機能を具備する複数のテスト機
    能具備手段、前記複数の被測定半導体集積回路の各々の
    複数の位置に接触する複数のプローブ針、並びに前記複
    数のテスト機能具備手段及び複数のプローブ針を支持す
    るプローブカード本体を有するプローブカードと、前記
    プローブカードを交換するチャック手段と、前記プロー
    ブカードによりテストされた被測定半導体集積回路のテ
    スト結果を収集するコンピュータとを備えたことを特徴
    とする半導体テスト装置。
16. 【請求項１６】 テスト機能具備手段は、被測定半導体
    集積回路に印加するテストパターンを発生するテストパ
    ターン発生手段と、前記テストパターン発生手段で発生
    されたテストパターンに対する被測定半導体集積回路の
    出力情報を記憶する情報記憶手段と、前記情報記憶手段
    に記載された被測定半導体集積回路の出力情報の不良判
    定を行う判定手段とを同一チップ内に集積した半導体テ
    スト回路チップであることを特徴とする請求項１４記載
    のプローブカード又は請求項１５記載の半導体テスト装
    置。
17. 【請求項１７】 複数のテスト機能具備手段は、プロー
    ブカード本体の周縁に配置されることを特徴とする請求
    項１４記載のプローブカード又は請求項１５記載の半導
    体テスト装置。
18. 【請求項１８】 複数のテスト機能具備手段の各々は、
    プローブカード本体の複数のプローブ針が囲む複数の平
    面の各々とオーバーラップする位置に配置されることを
    特徴とする請求項１４記載のプローブカード又は請求項
    １５記載の半導体テスト装置。
19. 【請求項１９】 プローブカードの複数の設定位置と半
    導体ウェハーの複数の設定位置との位置合せを検出する
    ウェハー位置合せ検出手段を備えることを特徴とする請
    求項１４記載のプローブカード又は請求項１５記載の半
    導体テスト装置。
20. 【請求項２０】 半導体ウェハー位置合せ検出手段は、
    アライメント用プローブ針と、前記アライメント用プロ
    ーブ針に流れる電流を検出する電流検出手段とを有する
    ことを特徴とする請求項１９記載のプローブカード又は
    半導体テスト装置。
21. 【請求項２１】 ウェハー位置合せ検出手段は、アライ
    メント用プローブ針と、前記アライメント用プローブ針
    と各半導体ウェハー上に形成されたアライメント用パタ
    ーンとの間の静電容量を検出する静電容量検出手段とを
    有することを特徴とする請求項１９記載のプローブカー
    ド又は半導体テスト装置。
22. 【請求項２２】 コンピュータに搭載された被測定半導
    体集積回路チップをテストする半導体テスト回路チップ
    と、前記被測定半導体集積回路チップのテストシーケン
    スを記憶するテストシーケンス記憶手段と、前記半導体
    テスト回路チップを制御し、前記被測定半導体集積回路
    チップのテスト結果を収集するテスト結果収集手段とを
    備え、前記半導体テスト回路チップ、テストシーケンス
    記憶手段及びテスト結果収集手段は前記コンピュータに
    備えられることを特徴とする半導体テスト装置。
23. 【請求項２３】 半導体テスト回路チップは、コンピュ
    ータに内蔵するプロセッサの空き時間に被測定半導体集
    積回路チップのテストを行い、コンピュータは、前記半
    導体テスト回路チップのテストにより不良が発見された
    被測定半導体集積回路チップのアドレスを前記プロセッ
    サに使用させないことを特徴とする請求項２２記載の半
    導体テスト装置。
24. 【請求項２４】 被測定半導体集積回路チップの不良ア
    ドレスは、コンピュータのディスク上に記憶されること
    を特徴とする請求項２３記載の半導体テスト装置。
25. 【請求項２５】 被測定半導体集積回路又は被測定半導
    体集積回路チップは、メモリであることを特徴とする請
    求項１、請求項１５、請求項１６若しくは請求項２２記
    載の半導体テスト装置、請求項７、請求項９若しくは請
    求項１０記載の半導体テスト回路チップ、又は請求項１
    ４記載のプローブカード。