JP2017009468A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】高品質な半導体装置のテストを実現可能にする。【解決手段】表面１ａに複数のＩＣソケット２が実装され、かつ、裏面１ｂに複数のＩＣソケット２と電気的に接続される面実装型の複数のリレーソケット４が実装されたテストボード１を準備する工程と、複数のＩＣソケット２に半導体装置３を装着し、複数のリレーソケット４にリレーを装着した状態で半導体装置３のテストを行う工程と、を有する半導体装置の製造方法である。さらに、ＩＣソケット２とテストボード１とは、平面視でＩＣソケット２の領域内に設けられた複数の接続用端子によって電気的に接続され、複数のリレーソケット４のうちの何れかは、複数のＩＣソケット２のうちの何れかと平面視で重なる位置に実装されている。【選択図】図５

Description

本発明は、半導体装置の製造方法に関し、例えば、裏面にリレーソケットが実装されたテストボードを用いる半導体装置の製造技術に関する。

半導体装置およびテスタの高性能化（多出力化、高出力化）に伴い、テストボードに複数のリレーソケットを実装して、一度に複数の半導体装置の測定を行うことが必要となっている。

なお、テストボードにおいて部品配置可能な領域は、物理的に限られているが、部品配置可能な領域を拡張するためにテストボード自体のサイズを大きくする等の工夫はこれまでに実施されている。ただし、この場合、より被試験デバイス（半導体装置）近くに配置可能な部品と、被試験デバイスから離れた位置に配置せざるを得ない部品とに分かれてしまう。

ここで、高速および繊細な規格が要求される被試験デバイスのテストの測定系の影響を極力無くすためには、可能な限り被試験デバイスに近い位置に部品を実装し、配線抵抗および配線容量を小さくする必要がある。

一方、同時に測定する被試験デバイスの個数は、増加傾向にあり、搭載すべき部品数も多くなるが、要求を満たす部品実装領域は限られている。

なお、半導体装置が装着されるソケットが搭載されたソケットボードを用いて測定を行う半導体装置の測定装置については、その構造が、例えば特開平５−１５７８０５号公報（特許文献１）に開示されている。また、ＩＣソケットが実装されたＤＵＴ（Device Under Test)ボードを用いて半導体装置のテストを行なうテストヘッドについては、その構造が、例えば特開平１１−２３６４８号公報（特許文献２）に開示されている。

特開平５−１５７８０５号公報 特開平１１−２３６４８号公報

上述のようなテストボードに実装されるリレーソケットは、リードタイプのソケットであるため、テストボードの表面にリレーソケットを実装すると、リレーソケットのリードがテストボードの裏面まで飛び出す。この場合、裏面側では、リレーを実装するための配置可能なスペースが不足する。

さらに、複数のうちの一部のリレーソケットをテストボードの周縁部に配置せざるを得なくなり、その結果、配線長さが増えるため、測定時に電圧降下が発生する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置の製造方法は、（ａ）第１面と第２面とを有し、上記第１面に複数のＩＣソケットが実装され、かつ上記第２面に上記複数のＩＣソケットと電気的に接続される面実装型の複数の電子部品用ソケットが実装されたテストボードを準備する工程、を有するものである。さらに、（ｂ）上記複数のＩＣソケットに半導体装置を装着し、上記複数の電子部品用ソケットに電子部品を装着した状態で上記半導体装置の電気的テストを行う工程、を有する。さらに、上記ＩＣソケットと上記テストボードとは、平面視で上記ＩＣソケットの領域内に設けられた複数の接続用端子によって電気的に接続され、上記複数の電子部品用ソケットのうちの何れかは、上記複数のＩＣソケットのうちの何れかと平面視で重なる位置に実装されている。

また、一実施の形態による他の半導体装置の製造方法は、（ａ）第１面と第２面とを有し、上記第１面に複数のＩＣソケットが実装され、かつ上記第２面に、上記複数のＩＣソケットとスルーホール配線を介して電気的に接続される面実装型の複数の電子部品用ソケットが実装されたテストボードを準備する工程、を有するものである。さらに、（ｂ）上記複数のＩＣソケットに半導体装置を装着し、上記複数の電子部品用ソケットに電子部品を装着した状態で上記半導体装置の電気的テストを行う工程、を有する。さらに、上記ＩＣソケットと上記テストボードとは、平面視で上記ＩＣソケットの領域内に設けられた複数の接続用端子によって電気的に接続され、上記複数の電子部品用ソケットのうちの何れかは、上記複数のＩＣソケットのうちの何れかと平面視で重なる位置に実装される。さらに、平面視で上記第２面の上記スルーホール配線とずれた位置に、上記スルーホール配線と電気的に接続されたランドが形成され、上記複数のＩＣソケットのうちの何れかと平面視で重なる位置に実装された上記電子部品用ソケットは、上記ランドに電気的に接続されている。

上記一実施の形態によれば、ＩＣソケットと電子部品用ソケットとを繋ぐ配線の長さを短くして、高品質な半導体装置のテストを実現可能にすることができる。

実施の形態１のテストボードの構造の一例を示す斜視図である。 図１に示すテストボードの構造の一例を示す平面図である。 図１に示すテストボードの構造の一例を示す裏面図である。 図１に示すテストボードの構造の一例を示す側面図である。 図１に示すテストボードにおけるＩＣソケットとの接続部の構造の一例を示す側面図および部分拡大図である。 図１に示すテストボードのスルーホール配線とＩＣソケットとの接続部の構造の一例を示す断面図である。 実施の形態１のテストボードに実装されるリレーおよび面実装型のリレーソケットと、比較例のリードタイプのリレーソケットの構造を示す構成比較図である。 比較例のテストボードにおけるリードタイプのリレーソケットの取り付け構造とＩＣソケットの接続部の構造を示す側面図および拡大断面図である。 比較例のテストボードにおけるリレーの配置を示す裏面図である。 比較例のテストボードの信号ピンの電気特性を示す波形図である。 実施の形態１のテストボードのリレーの配置を示す裏面図である。 図１１に示すテストボードの信号ピンの電気特性を示す波形図である。 比較例のテストボードの配線長さのイメージを示す裏面図である。 比較例のテストボードの配線長さのイメージを示す裏面図である。 実施の形態１のテストボードの配線長さのイメージを示す裏面図である。 比較例のテストボードの内部配線による配線長さのイメージを示す断面図である。 比較例のテストボードの内部配線による配線長さのイメージを示す平面図である。 実施の形態１のテストボードの内部配線による配線長さのイメージを示す断面図である。 図１８に示すテストボードの内部配線による配線長さのイメージを示す平面図である。 実施の形態１の変形例のテストボードのリレーの配置を示す裏面図である。 比較例のリレーソケットの取り付け状態を示す断面図である。 比較例のリレーソケットにおける衝撃受け状態を示す断面図である。 比較例のリレーソケットにおける修復不可状態を示す断面図である。 比較例のテストボードにおけるランド形状を示す断面図および裏面図である。 実施の形態２のリレーソケットの取り付け状態を示す断面図である。 実施の形態２のリレーソケットにおける衝撃受け状態を示す断面図である。 実施の形態２のリレーソケットにおける修復状態を示す断面図である。 実施の形態２のテストボードにおけるランド形状を示す断面図および裏面図である。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、以下の実施の形態において、構成要素等について、「Ａから成る」、「Ａより成る」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
図１は実施の形態１のテストボードの構造の一例を示す斜視図、図２は図１に示すテストボードの構造の一例を示す平面図、図３は図１に示すテストボードの構造の一例を示す裏面図、図４は図１に示すテストボードの構造の一例を示す側面図である。

本実施の形態１のテストボード１の構造について説明する。図１〜図４に示すように、テストボード１は、表面（第１面、上面）１ａと、表面１ａの反対側の裏面（第２面、下面）１ｂとを有している。そして、表面１ａには、複数のＩＣ（Integrated Circuit）ソケット２が実装され、一方、裏面１ｂには、複数の面実装型のリレーソケット（電子部品用ソケット）４が実装されている。

複数のＩＣソケット２と複数のリレーソケット４とは、電気的に接続されており、複数のＩＣソケット２のそれぞれに被試験デバイスである半導体装置（ＤＵＴ）３を装着し、かつ複数のリレーソケット４のそれぞれに図７に示すリレー（電子部品）５を装着した状態で、かつテスト工程で半導体装置３の電気的テストが行なわれる。

図１および図２に示すように、本実施の形態１のテストボード１では、その表面１ａ側に、８個のＩＣソケット２が、２行×４列のマトリクス配置で実装されている。

そして、テストボード１では、裏面１ｂに実装された複数のリレーソケット４は、複数のＩＣソケット２のうちの何れかと平面視で重なる位置に実装されている。

すなわち、図２に示すテストボード１の表面１ａ側に実装された８個のＩＣソケット２のそれぞれに対応して、図３に示すテストボード１の裏面１ｂ側は、８個のＩＣソケット直下エリア１ｃを有しており、これら８個のＩＣソケット直下エリア１ｃのそれぞれに複数のリレーソケット４が実装されている。つまり、複数のリレーソケット４のそれぞれは、複数のＩＣソケット２のうちの何れかと平面視で重なる位置に実装されている。

図３および図４に示す構成では、８個のＩＣソケット直下エリア１ｃのそれぞれに、６つのリレーソケット４が実装されている。

次に、テストボード１とＩＣソケット２の接続構造、およびテストボード１とリレーソケット４の接続構造について説明する。

図５は図１に示すテストボードにおけるＩＣソケットとの接続部の構造の一例を示す側面図および部分拡大図、図６は図１に示すテストボードのスルーホール配線とＩＣソケットとの接続部の構造の一例を示す断面図である。さらに、図７は実施の形態１のテストボードに実装されるリレーおよび面実装型のリレーソケットと、比較例のリードタイプのリレーソケットの構造を示す構成比較図である。図８は比較例のテストボードにおけるリードタイプのリレーソケットの取り付け構造とＩＣソケットの接続部の構造を示す側面図および拡大断面図である。

図５および図６に示すように、ＩＣソケット２とテストボード１とは、平面視でＩＣソケット２の領域内に設けられた複数の接続用端子によって電気的に接続されている。ここで、本実施の形態１で採用されるリレーソケット４は、図５に示す面実装型のものである。すなわち、リレーソケット４は、テストボード１の裏面１ｂ側でその実装が完結するものである。例えば、図５に示す構造では、リレーソケット４は、テストボード１の裏面１ｂ側においてテストボード１の端子に半田接続されている。

ここで、図７を用いて本実施の形態１で採用される面実装型のリレーソケット４について説明する。

図７のＡ部には、電子部品の一例としてリレー５が示されている。リレー５は、複数の外部端子であるリード部５ａを有している。また、図７のＢ部には、リレー５を装着する比較例のソケットとしてリレーソケット４０が示されている。比較例のリレーソケット４０は、複数のリード４０ａを備えたリードタイプのソケットであり、リレー５のリード部５ａをリレーソケット４０の嵌合部である接続部４０ｂに嵌め込むことでリレー５を保持し、かつリレーソケット４０との電気的接続を行う。

比較例のリレーソケット４０は、図８の拡大図に示すように、テストボード１の裏面１ｂ側からリード４０ａを差し込んで（挿入して）、表面１ａ側に露出させ、半田４０ｃによって各リード４０ａをテストボード１に固着するものである。したがって、リードタイプのリレーソケット４０をテストボード１の裏面１ｂ側に装着した場合、ＩＣソケット２とテストボード１の接点（ＩＣソケット２の領域内における接続用端子２ａによる接続）を確保することができない。

これにより、リードタイプのリレーソケット４０を採用すると、ＩＣソケット２の直下の裏面１ｂ側にリレーソケット４０を装着することはできない。

これに対して、図７のＣ部に、本実施の形態１で採用する面実装型のリレーソケット４が示されている。

面実装型のリレーソケット４は、外部端子（電極）として複数のバンプ電極４ａを備えており、リレーソケット４０と同様に、リレー５のリード部５ａをリレーソケット４の嵌合部である接続部４ｂに嵌め込むことでリレー５を保持し、かつリレーソケット４との電気的接続を行う。

そして、リレーソケット４は、図５の拡大図に示すように、バンプ電極４ａによる面実装型であるため、テストボード１の裏面１ｂのみにて半田接続することが可能であり、複数のバンプ電極４ａをテストボード１に対して半田接続させることができる。

これにより、ＩＣソケット２とテストボード１とは、平面視でＩＣソケット２の領域内に設けられた複数の接続用端子によって電気的に接続することができる。すなわち、図６に示すように、テストボード１の複数のスルーホール配線１ｅそれぞれのポゴ座（接続用端子）１ｆと、ＩＣソケット２の複数のポゴピン（接続用端子）２ａそれぞれとを、平面視でＩＣソケット２の領域内において電気的に接続することができる。

したがって、面実装型のリレーソケット４を採用した場合、図５に示すように、ＩＣソケット２の直下の裏面１ｂ側にリレーソケット４を装着することが可能になり、複数のＩＣソケット２と、複数のリレーソケット４とが、図６に示すテストボード１のスルーホール配線１ｅを介して電気的に接続される。

なお、図５に示すように、複数のＩＣソケット２のそれぞれは、テストボード１に着脱自在に実装されている。例えば、ネジ部材２ｂとナット２ｃとによって着脱自在に取り付けられている。これにより、ＩＣソケット２を清掃したり交換したりすることができ、ＩＣソケット２のメンテナンス性を向上させることができる。

このように本実施の形態１のテストボード１では、面実装型のリレーソケット４を採用することにより、表面１ａ側のＩＣソケット２の直下の裏面１ｂ側にリレーソケット４を半田実装させることができる。すなわち、複数のリレーソケット４のうちの何れかは、複数のＩＣソケット２のうちの何れかと、平面視で重なる位置に実装されている。

ここで、本実施の形態１における半導体装置の製造（テスト、測定）方法について説明する。

まず、表面１ａに複数のＩＣソケット２が実装され、かつ裏面１ｂに複数のＩＣソケット２と電気的に接続される面実装型の複数のリレーソケット４が実装され、さらに複数のリレーソケット４は、複数のＩＣソケット２のうちの何れかと平面視で重なる位置に実装されているテストボード１を準備する。すなわち、裏面１ｂのＩＣソケット直下エリア１ｃに面実装型の複数のリレーソケット４が実装されたテストボード１を準備する。

なお、ＩＣソケット２とテストボード１とは、平面視でＩＣソケット２の領域内に設けられた複数の接続用端子によって電気的に接続されている。上記接続用端子は、ＩＣソケット２が有するポゴピン２ａ、およびテストボード１に設けられた複数のスルーホール配線１ｅの端部のポゴ座１ｆである。

テストボード準備後、複数のＩＣソケット２のそれぞれに半導体装置３を装着し、一方、複数のリレーソケット４のそれぞれにリレー５を装着し、この状態で半導体装置３のテスト（測定）を行う。

次に、本実施の形態１の面実装型のリレーソケット４を用いた場合の効果を、比較例のリードタイプのリレーソケット４０を用いた場合と比べて説明する。

図９は比較例のテストボードにおけるリレーの配置を示す裏面図、図１０は比較例のテストボードの信号ピンの電気特性を示す波形図、図１１は実施の形態１のテストボードのリレーの配置を示す裏面図、図１２は図１１に示すテストボードの信号ピンの電気特性を示す波形図である。

図９に示す比較例のテストボード１では、リードタイプのリレーソケット４０を採用しているため、テストボード１の裏面１ｂのＩＣソケット直下エリア１ｃにリレーソケット４０を配置することができない。したがって、このＩＣソケット直下エリア１ｃや部品実装禁止エリア１ｄを避けてテストボード１の周縁部に纏めて配置している。すなわち、ＩＣソケット２から遠い位置にリレーソケット４０が配置されているため、ＩＣソケット２とリレーソケット４０とを接続する配線の長さが長くなる。

その結果、図１０の比較例の信号ピンの波形図に示すように、Ａ部およびＢ部において、電圧が期待値まで立ち上がらないという課題が発生する。つまり、配線長さが長くなるため、配線抵抗や配線容量が付加され、電圧が期待値まで立ち上がらず、リレーなどの電子部品が増える多並列用のテストボード１では、今までの特性を維持することができない。

これに対して、図１１に示す本実施の形態１のテストボード１では、面実装型のリレーソケット４を採用しているため、テストボード１の裏面１ｂのＩＣソケット直下エリア１ｃにリレーソケット４を配置することができる。例えば、図１１に示す構造では、８つのＩＣソケット直下エリア１ｃのそれぞれに６個のリレーソケット４が設けられている。

これにより、全てのリレーソケット４が何れかのＩＣソケット直下エリア１ｃに配置されている。つまり、ＩＣソケット直下エリア１ｃからはみ出ることなく、全てのリレーソケット４が何れかのＩＣソケット２の直下に実装されている。

したがって、各ＩＣソケット２の直下にそれぞれのリレーソケット４が配置されているため、ＩＣソケット２とリレーソケット４とを接続する配線の長さを短くすることができる。

その結果、図１２に示す本実施の形態１の信号ピンの波形図に示すように、Ｃ部およびＤ部において、電圧が期待値まで立ち上がる。これは、配線長さが短くなることで、配線抵抗や配線容量が小さくなるためであり、電圧が期待値まで立ち上がることで、リレーなどの電子部品が増える多並列用のテストボード１であっても、今までの特性を維持することができる。

次に、同時に測定（テスト）するＤＵＴ（被試験デバイス）数の増加に伴うテストボード１での対応について、本実施の形態１を比較例と比較しながら説明する。

図１３は比較例のテストボードの配線長さのイメージを示す裏面図、図１４は比較例のテストボードの配線長さのイメージを示す裏面図、図１５は実施の形態１のテストボードの配線長さのイメージを示す裏面図である。

図１３、図１４の比較例は、ＤＵＴ数が８個から１６個に増えた場合のテストボード１について示したものであり、図１３はＤＵＴ数が８個、図１４はＤＵＴ数が１６個の場合を示している。そして、図１３および図１４に示すテストボード１では、リードタイプのリレーソケット４０を採用した場合が示されている。

ＤＵＴ数が８個では、図１に示すようにテストボード１の表面１ａ側には、ＩＣソケット２が８個、２列×４行で配置されており、これに対応してテストボード１の裏面１ｂ側には、図１３に示すように８個のＩＣソケット直下エリア１ｃが２列×４行で形成されている。

ただし、リードタイプのリレーソケット４０は、ＩＣソケット直下エリア１ｃには実装できないため、ＩＣソケット直下エリア１ｃと、ポゴ座ブロックの領域（後述するテストヘッド６と接続する領域）である部品実装禁止エリア１ｄとを避けた領域、すなわちＥ部とＦ部に示す領域に纏まって配置されている。

図１３に示す比較例のテストボード１では、ＩＣソケット２（図１参照）と、Ｅ部またはＦ部のリレーソケット４０と、部品実装禁止エリア１ｄと、を繋ぐような配線のイメージＧとなっており、そのテストボード１の大きさは、例えば、４６８ｍｍ×３９０ｍｍであった。

そして、ＤＵＴ数が、図１４に示すように１６個に増えると、リレーソケット４０（リレー５）の実装数も増加し、リレーソケット４０の実装エリアが不足するため、テストボード１の大きさを、例えば、５３７ｍｍ×３９０ｍｍ等と大きくしてリレーソケット４０の実装エリアを確保することで対応していた。

ただし、拡張エリア（Ｈ部およびＩ部）に配置するリレーソケット４０は、部品実装禁止エリア１ｄ（テストヘッド６）からデバイス端子までの配線が長くなる（配線のイメージＪ）傾向にあり、拡張エリアに配置するリレーソケット４０を介してデバイス端子に接続する信号は、その信号の種類および周波数（ＡＣ特性を含む）等のテストへの影響を加味して設計（配置）していた。

例えば、Ｈ部には、周波数が低い信号の端子のリレーソケット４０（リレー５）を配置し、ＩＣソケット直下エリア１ｃの横のＫ部には、周波数が高い信号の端子のリレーソケット４０（リレー５）を配置する等していた。

これに対して、図１５に示す本実施の形態１のテストボード１では、ＤＵＴ数が１６個であり、テストボード１の大きさは、図１３のテストボード１と同じ、４６８ｍｍ×３９０ｍｍである。

すなわち、面実装型のリレーソケット４を採用することで、テストボード１の裏面１ｂの複数のＩＣソケット直下エリア１ｃのそれぞれに、複数のリレーソケット４を配置するものである。

これにより、テストボード１の大きさを、図１３のテストボード１と同じ大きさ、４６８ｍｍ×３９０ｍｍとしても、同時に測定するＤＵＴ数を８ＤＵＴから１６ＤＵＴに増やすことができる。

さらに、図１５の配線のイメージＬに示すように、部品実装禁止エリア１ｄ（テストヘッド６）からデバイス端子までの配線の長さを短くすることができ、テストボード１の電気的特性も向上させることができる。

なお、図１５のテストボード１では、その表面１ａ側に設けられるＩＣソケット２（図２参照）の数は、１６個であるが、これらが２行×８列で配置されている。この時、２行×８列の配列の中で、端部（隅部）に配置されたＩＣソケット（図２の第２ＩＣソケット２ｅ）２と、両側にＩＣソケット２が配置されている状態のＩＣソケット（図２の第１ＩＣソケット２ｄ）２とで、配線の引き回しの容易性が異なる。

すなわち、ＩＣソケット２の数が増えた配列の中で、端部（隅部）に配置されたＩＣソケット（図２の第２ＩＣソケット２ｅ）２では、比較的配線を引き回すことが容易であるのに対して、中寄り、すなわち両側にＩＣソケット２が配置されている状態のＩＣソケット（図２の第１ＩＣソケット２ｄ）２の場合には、配線の引き回しの自由度が小さい。

しかしながら、図１５に示す本実施の形態１のテストボード１では、上述のような配線の引き回しの自由度が小さい位置のＩＣソケット２に対しても、部品実装禁止エリア１ｄ（テストヘッド６）からデバイス端子までの配線の長さを短くすることで配線を引き回すことができ、その信号の電気的特性も向上させることができる。

次に、本実施の形態１のテストボード１における内部配線を用いた配線長さを、比較例のテストボード１と比較しながら説明する。

図１６は比較例のテストボードの内部配線による配線長さのイメージを示す断面図、図１７は比較例のテストボードの内部配線による配線長さのイメージを示す平面図、図１８は実施の形態１のテストボードの内部配線による配線長さのイメージを示す断面図、図１９は図１８に示すテストボードの内部配線による配線長さのイメージを示す平面図である。

図１６および図１７に示す構成は、比較例のテストボード１をテストヘッド６に装着した状態を示している。図１６に示すように、リレーソケット４０は、リード４０ａを介してテストボード１のスルーホール配線１ｅと電気的に接続されている。また、テストボード１とテストヘッド６とは、テストヘッド６のポゴピン６ａを介して電気的に接続されている。

そして、図１７の部品実装禁止エリア１ｄの端子と、リレーソケット４０（リレー５）と、ＩＣソケット２とが、スルーホール配線１ｅや内部配線１ｇを介して電気的に接続されている。

これを平面的に図示したのが図１７である。図１７によれば、配線のイメージＧに示すように、図１６に示す内部配線１ｇによる配線の長さを短くすることはできない。すなわち、平面視で内部配線１ｇの引き回しが、図１７のＡ点−Ｂ点−Ｃ点のように、それぞれが離れているため、図１６に示す内部配線１ｇの長さを短くすることができない。

これに対して、図１８および図１９に示す構成は、本実施の形態１のテストボード１をテストヘッド６に装着した状態を示しており、図１８に示すように、ＩＣソケット２の直下に面実装型のリレーソケット４（リレー５）が実装されている。なお、リレーソケット４は、バンプ電極４ａを介してテストボード１のスルーホール配線１ｅと電気的に接続されている。

図１９は、配線の引き回しイメージを平面的に図示したものであり、面実装型のリレーソケット４を採用することで、図１８に示す内部配線１ｇによる配線の長さを短くすることができる。すなわち、面実装型のリレーソケット４を採用することにより、ＩＣソケット２の直下にリレーソケット４を配置することができ、その結果、平面視で内部配線１ｇの引き回しを、図１９のＡ点−Ｂ点−Ｃ点のようにすることができる。つまり、ＩＣソケット２の直下に複数のリレーソケット４（リレー５）が配置されているため、Ａ点−Ｂ点の配線長さは極めて短い。

これにより、図１８および図１９に示すＡ点−Ｂ点−Ｃ点を繋ぐ配線の長さを短くすることができる。

ここで、テストヘッド６を用いた本実施の形態の半導体装置のテスト（測定）方法について説明する。

まず、表面１ａに複数のＩＣソケット２が実装され、かつ裏面１ｂに複数のＩＣソケット２と電気的に接続される面実装型の複数のリレーソケット４が実装され、さらに複数のリレーソケット４は、複数のＩＣソケット２のうちの何れかと平面視で重なる位置に実装されているテストボード１を準備する。すなわち、裏面１ｂのＩＣソケット直下エリア１ｃに面実装型の複数のリレーソケット４が実装されたテストボード１を準備する。

テストボード準備後、複数のＩＣソケット２のそれぞれに半導体装置３を装着し、一方、複数のリレーソケット４のそれぞれにリレー５を装着する。

そして、テストボード１は、テストヘッド６上に搭載されており、テストボード１とテストヘッド６とは、テストヘッド６のポゴピン６ａを介して電気的に接続されている。なお、テストヘッド６からは、ＩＣソケット２に収容された半導体装置３のテスト（測定）を行うための所定の信号がテストボード１に向けて送信される。

また、ＩＣソケット２とテストボード１とは、平面視でＩＣソケット２の領域内に設けられた複数の接続用端子によって電気的に接続されている。上記接続用端子は、図６に示すように、ＩＣソケット２が有するポゴピン２ａ、およびテストボード１に設けられた複数のスルーホール配線１ｅの端部のポゴ座１ｆである。

このようにテストボード１の表面１ａ側に半導体装置３を装着したＩＣソケット２が実装され、一方、裏面１ｂ側のＩＣソケット２の直下に、それぞれにリレー５が装着された複数のリレーソケット４が実装された状態で各半導体装置３の所定のテスト（測定）を行う。

以上、本実施の形態１の半導体装置の製造（テスト）方法によれば、テストボード１の裏面１ｂに実装されるリレーソケット４に面実装型のソケットを採用することにより、平面視でＩＣソケット２とリレーソケット４とを重ねて配置することができる。すなわち、リレーソケット４に面実装型のソケットを採用することで、ＩＣソケット２の直下のテストボード１の裏面１ｂにスペースを確保することができ、このスペースにリレーソケット４を配置することにより、ＩＣソケット２とリレーソケット４とを繋ぐ配線の長さを短くすることができる。

その結果、配線抵抗および配線容量が大きくなることを抑制することができ、テスト時の電圧降下を防止することができる（出力波の特性を向上させることができる）。さらに、歩留りを向上させることができる。

これにより、高品質な半導体装置３のテストを実現可能にすることができる。

さらに、実装部品が増える多並列用テストボードでも安定した高品質な特性を維持することができる。

次に、本実施の形態１の変形例について説明する。

図２０は本実施の形態１の変形例のテストボードのリレーの配置を示す裏面図である。図２０に示すテストボード１では、複数のリレーソケット４のうちの一部が、テストボード１の裏面１ｂの周縁部に実装されているものである。

例えば、ＩＣソケット２の直下に収まり切れなかった複数のリレーソケット４が、テストボード１の裏面１ｂの周縁部に実装されている。つまり、全てのリレーソケット４がＩＣソケット２の直下に配置されていなくても良く、複数のリレーソケット４のうちの一部は、テストボード１の裏面１ｂの周縁部等に実装されていてもよい。

この場合においても、図１に示す本実施の形態１のテストボード１と同様の効果を得ることができる。

（実施の形態２）
図２１は比較例のリレーソケットの取り付け状態を示す断面図、図２２は比較例のリレーソケットにおける衝撃受け状態を示す断面図、図２３は比較例のリレーソケットにおける修復不可状態を示す断面図、図２４は比較例のテストボードにおけるランド形状を示す断面図および裏面図である。また、図２５は実施の形態２のリレーソケットの取り付け状態を示す断面図、図２６は実施の形態２のリレーソケットにおける衝撃受け状態を示す断面図、図２７は実施の形態２のリレーソケットにおける修復状態を示す断面図、図２８は実施の形態２のテストボードにおけるランド形状を示す断面図および裏面図である。

本実施の形態２では、テストボード１の裏面１ｂにおけるリレーソケット４を接続するランド形状について説明する。

図２１の比較例に示すように、面実装型のリレーソケット４は、スルーホール配線１ｅの直下に実装している。すなわち、図２４の比較例の構造に示すように、リレーソケット４は、スルーホール配線１ｅの露出した部分をランド１ｉとし、図２１に示すように、このランド１ｉにリレーソケット４が接続されている。

このような状況で、図２２の比較例に示すように、リレーソケット４に対して横方向から衝撃が加わると、リレーソケット４がテストボード１から剥がれることがある。そして、リレーソケット４が剥がれた場合、ランド１ｉごとテストボード１から剥がれてしまうため、図２３の比較例に示すように、テストボード１から実装用ランドが剥ぎ取られて無くなった状態となり、テストボード１の修復が不可能になる。その結果、テストボード１を再作成しなければならず、テストのコストが増えるという課題が発生する。

そこで、本実施の形態２のテストボード１のランド形状では、図２８に示すように、平面視でテストボード１の裏面１ｂにおけるスルーホール配線１ｅとずれた位置に、スルーホール配線１ｅと電気的に接続されたランド１ｊが形成されている。すなわち、スルーホール配線１ｅから引き出された引き出し配線１ｈにランド１ｊが形成されており、平面視でスルーホール配線１ｅとランド１ｊとが、ずれた位置となっている。

そして、図２５に示すように、複数のＩＣソケット２（図２参照）のうちの何れかと平面視で重なる位置に実装されたリレーソケット４は、ランド１ｊに電気的に接続されている。

このような状況で、図２６に示すように、リレーソケット４に対して横方向から衝撃が加わると、図２２の比較例と同様に、リレーソケット４がテストボード１から剥がれることがある。そして、リレーソケット４が剥がれると、図２５のランド１ｊごとテストボード１から剥がれてしまい、図２３の比較例と同様に、テストボード１から実装用ランドが剥ぎ取られて無くなった状態となる。

しかしながら、図２７に示すように、スルーホール配線１ｅが顕在のため、スルーホール配線１ｅとリレーソケット４のバンプ電極４ａとを導電性部材によって電気的に接続することにより、テストボード１の修復が可能になる。すなわち、図２５に示すような裏面１ｂに面実装型のリレーソケット４が実装されたテストボード１を準備した後、図２６に示すように、リレーソケット４に衝撃が加わってリレーソケット４とともにランド１ｊが剥がれた際に、図２７に示すように、テストボード１の裏面１ｂに露出したスルーホール配線１ｅと、リレーソケット４のバンプ電極４ａとを、上記導電性部材により電気的に接続する。

これによってテストボード１の修復を完了する。

そして、スルーホール配線１ｅと、リレーソケット４のバンプ電極４ａとを上記導電性部材によって電気的に接続した状態で、半導体装置３のテストを行う。

この場合には、テストボード１の再作成が不要になるため、テストのコストを削減することができる。

なお、スルーホール配線１ｅとリレーソケット４のバンプ電極４ａとを電気的に接続する上記導電性部材は、例えば、リード線７等であるが、金属ワイヤ等を用いてもよい。

本実施の形態２の半導体装置の製造方法によれば、テストボード１の裏面１ｂにおいて、テストボード１のスルーホール配線１ｅとずれた位置に、このスルーホール配線１ｅと接続されたランド１ｊが形成され、ＩＣソケット２と平面視で重なる位置に実装されたリレーソケット４が、ランド１ｊに接続されている。これにより、リレーソケット４の実装用部位（例えば、ランド１ｊ）が破損した場合であってもリレーソケット４とスルーホール配線１ｅとをリード線７等を介して再度接続することができる。すなわち、テストボード１を修復可能とすることができ、これにより、テストボード１の再作成を実施する回数を減らすことができる。その結果、半導体装置３のテスト（測定）のコストの低減化を図ることができる。

また、図２５〜図２８に示す本実施の形態２のテストボード１においても、実施の形態１のテストボード１と同様の効果を得ることができる。すなわち、テストボード１の裏面１ｂに実装されるリレーソケット４に面実装型のソケットを採用することにより、平面視でＩＣソケット２とリレーソケット４とを重ねて配置することができる。これにより、ＩＣソケット２とリレーソケット４とを繋ぐ配線の長さを短くすることができる。

その結果、配線抵抗および配線容量が大きくなることを抑制することができ、テスト時の電圧降下を防止することができる。これにより、高品質な半導体装置３のテストを実現可能にすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態１では、主に、１つのＩＣソケット２に対応したＩＣソケット直下エリア１ｃに６つのリレーソケット４が実装されている場合を取り上げて説明したが、１つのＩＣソケット直下エリア１ｃに実装されるリレーソケット４の数は、６つに限定されるものではなく、１つまたは２つ以上の複数であればよい。

また、上記実施の形態１，２では、テストボード１の裏面１ｂに実装される電子部品としてリレー５を取り上げ、電子部品用ソケットとしてリレーソケット４の場合を説明したが、リレー５は他の電子部品であってもよく、リレーソケット４も上記他の電子部品を収容するソケットであってもよい。

１ テストボード
１ａ 表面（第１面）
１ｂ 裏面（第２面）
１ｅ スルーホール配線
２ ＩＣソケット
２ａ ポゴピン（接続用端子）
２ｄ 第１ＩＣソケット
２ｅ 第２ＩＣソケット
３ 半導体装置
４ リレーソケット（電子部品用ソケット）
４ａ バンプ電極（電極）
５ リレー（電子部品）

Claims (15)

1. （ａ）第１面と前記第１面の反対側の第２面とを有し、前記第１面に複数のＩＣソケットが実装され、かつ、前記第２面に前記複数のＩＣソケットと電気的に接続される面実装型の複数の電子部品用ソケットが実装されたテストボードを準備する工程、
   （ｂ）前記複数のＩＣソケットに半導体装置を装着し、前記複数の電子部品用ソケットに電子部品を装着した状態で前記半導体装置のテストを行う工程、
   を有し、
   前記ＩＣソケットと前記テストボードとは、平面視で前記ＩＣソケットの領域内に設けられた複数の接続用端子によって電気的に接続され、
   前記複数の電子部品用ソケットのうちの何れかは、前記複数のＩＣソケットのうちの何れかと平面視で重なる位置に実装されている、半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記電子部品はリレーであり、かつ前記電子部品用ソケットはリレーソケットであり、前記テストボードの前記第２面に、複数の前記リレーソケットが実装され、
   前記（ｂ）工程では、前記複数のリレーソケットのそれぞれに前記リレーを装着した状態で前記半導体装置の前記テストを行う、半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、
   前記複数のＩＣソケットのそれぞれは、前記テストボードに着脱自在に実装されている、半導体装置の製造方法。
4. 請求項２に記載の半導体装置の製造方法において、
   前記複数のリレーソケットのそれぞれは、前記テストボードの端子に半田接続されている、半導体装置の製造方法。
5. 請求項２に記載の半導体装置の製造方法において、
   前記複数のＩＣソケットに対して、前記第２面の平面視で重なるそれぞれの位置に前記複数のリレーソケットが実装されている、半導体装置の製造方法。
6. 請求項２に記載の半導体装置の製造方法において、
   前記複数のリレーソケットのうちの何れかは、前記テストボードの前記第２面の周縁部に実装されている、半導体装置の製造方法。
7. 請求項２に記載の半導体装置の製造方法において、
   前記複数のＩＣソケットは、第１ＩＣソケットと第２ＩＣソケットとを含み、かつ、マトリクス配置であり、
   前記第１ＩＣソケットの両側に前記第２ＩＣソケットが実装されている、半導体装置の製造方法。
8. 請求項２に記載の半導体装置の製造方法において、
   前記複数のＩＣソケットと、前記複数のリレーソケットとは、前記テストボードのスルーホール配線を介して電気的に接続されている、半導体装置の製造方法。
9. （ａ）第１面と前記第１面の反対側の第２面とを有し、前記第１面に複数のＩＣソケットが実装され、かつ、前記第２面に、前記複数のＩＣソケットとスルーホール配線を介して電気的に接続される面実装型の複数の電子部品用ソケットが実装されたテストボードを準備する工程、
   （ｂ）前記複数のＩＣソケットに半導体装置を装着し、前記複数の電子部品用ソケットに電子部品を装着した状態で前記半導体装置のテストを行う工程、
   を有し、
   前記ＩＣソケットと前記テストボードとは、平面視で前記ＩＣソケットの領域内に設けられた複数の接続用端子によって電気的に接続され、
   前記複数の電子部品用ソケットのうちの何れかは、前記複数のＩＣソケットのうちの何れかと平面視で重なる位置に実装され、
   平面視で前記第２面における前記スルーホール配線とずれた位置に、前記スルーホール配線と電気的に接続されたランドが形成され、
   前記複数のＩＣソケットのうちの何れかと平面視で重なる位置に実装された前記電子部品用ソケットは、前記ランドに電気的に接続されている、半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記電子部品はリレーであり、かつ前記電子部品用ソケットはリレーソケットであり、前記テストボードの前記第２面に、複数の前記リレーソケットが実装され、
    前記（ｂ）工程では、前記複数のリレーソケットのそれぞれに前記リレーを装着した状態で前記半導体装置の前記テストを行う、半導体装置の製造方法。
11. 請求項９に記載の半導体装置の製造方法において、
    前記複数のＩＣソケットのそれぞれは、前記テストボードに着脱自在に実装されている、半導体装置の製造方法。
12. 請求項１０に記載の半導体装置の製造方法において、
    前記複数のリレーソケットのそれぞれは、前記テストボードの端子に半田接続されている、半導体装置の製造方法。
13. 請求項１０に記載の半導体装置の製造方法において、
    前記複数のＩＣソケットに対して、前記第２面の平面視で重なるそれぞれの位置に前記複数のリレーソケットが実装されている、半導体装置の製造方法。
14. 請求項９に記載の半導体装置の製造方法において、
    前記複数のＩＣソケットは、第１ＩＣソケットと第２ＩＣソケットとを含み、かつ、マトリクス配置であり、
    前記第１ＩＣソケットの両側に前記第２ＩＣソケットが実装されている、半導体装置の製造方法。
15. 請求項９に記載の半導体装置の製造方法において、
    前記電子部品はリレーであり、かつ前記電子部品用ソケットはリレーソケットであり、前記（ａ）工程後、前記テストボードの前記第２面に露出した前記スルーホール配線と、前記リレーソケットの電極とを、導電性部材によって電気的に接続する工程を有し、
    前記スルーホール配線と、前記リレーソケットの前記電極とを前記導電性部材によって
    電気的に接続した状態で、前記（ｂ）工程の前記テストを行う、半導体装置の製造方法。

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