KR100524632B1 - 테스트-번인 장치, 그 테스트-번인 장치를 이용한 인라인시스템 및 그 시스템을 이용한 테스트 방법 - Google Patents

테스트-번인 장치, 그 테스트-번인 장치를 이용한 인라인시스템 및 그 시스템을 이용한 테스트 방법 Download PDF

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Abstract

본 발명은 테스트-번인 장치, 그 테스트-번인 장치를 이용한 인라인 시스템 및 그 시스템을 이용한 테스트 방법에 관한 것이다. 즉, 본 발명은 반도체 소자의 제조 공정 중 백-엔드 공정의 여러 문제점들을 개선한 것으로서, 번인을 비롯한 각종 테스트들을 동일 테스트 장치에서 선택적으로 수행할 수 있는 테스트-번인 장치를 제공하고, 테스트 트레이만으로 각 테스트 장치간 패키지 소자의 직접 이동을 구현한다. 따라서, 종래의 디바이스 트레이, 번인 보드, 핸들러 등이 필요 없게 되며, 특히 각 테스트 단계마다 이루어지던 종래의 분류 공정과 재테스트 방식이 모든 테스트 완료 후의 통합 분류 공정 및 일괄 재테스트 방식으로 개선된다. 이를 가능하게 하는 것 중의 하나가 테스트 트레이 지도를 이용한 데이터 처리의 자동화이며, 이로 말미암아 불량 발생의 원인 추적과 분석 및 불량 데이터와 수율의 산출 작업이 정확, 신속하고 용이하게 이루어진다. 이상과 같은 여러 요인들은 본 발명에 따른 백-엔드 공정 전반의 인라인 시스템을 제공한다. 본 발명은 또한 장치와 시스템이 차지하는 점유공간을 대폭 줄이고, 공정 소요시간을 단축시키며, 각종 불필요한 단계들을 제거하여 공정을 단순화시킬 수 있다. 그리고, 테스트 비용의 절감, 인력의 감소, 작업자에 의한 불량 발생 가능성 배제 등도 본 발명에 따른 효과이다.

Description

테스트-번인 장치, 그 테스트-번인 장치를 이용한 인라인 시스템 및 그 시스템을 이용한 테스트 방법
본 발명은 반도체 집적회로 소자의 테스트 장치 및 방법에 관한 것으로서, 특히 패키지 소자들을 테스트하기 위한 테스트-번인 장치와 그 장치들을 이용한 인라인 시스템, 그리고 그 인라인 시스템을 이용한 테스트 공정에 관한 것이다.
일반적으로, 반도체 집적회로 소자의 제조 공정은 웨이퍼 제조(wafer fabrication), 패키지 조립(package assembly), 백-엔드(back-end) 공정으로 세분할 수 있다. 웨이퍼 제조 공정은 실리콘과 같은 반도체 물질을 얇고 둥근 판으로 가공하고, 그 내부 또는 표면에 수많은 회로들을 형성하는 일련의 공정들을 말한다. 이렇게 웨이퍼가 만들어지면 웨이퍼로부터 개별 반도체 칩들을 분리하고, 신호전달 경로 및 작동환경을 구축하기 위하여 패키지의 형태로 조립하게 된다. 백-엔드 공정은 여러 가지 테스트 공정들과 분류 공정들을 포함하는데, 테스트 공정에서는 패키지 소자가 제대로 동작하는지 알아보기 위하여 그 특성들을 검사하며, 분류 공정에서 테스트 결과에 따른 패키지 소자들의 분류가 이루어진다.
도 1을 참조하여 종래 기술에 따른 백-엔드 공정의 한 예를 설명하면, 백-엔드 공정(80)은 4번의 테스트 단계(81, 82, 83, 84)와 3번의 분류 단계(91, 92, 93) 및 마킹(85; marking), 외관 검사(86; visual inspection), 포장(87), 입고(88) 단계를 모두 포함한다. 4번의 테스트 단계는 예를 들어 DC 테스트(81), 번인(82; burn-in), 상온 테스트(83; room/cold test) 및 핫 소트 테스트(84; hot sort test)이다.
조립이 완료된 패키지 소자(89)가 백-엔드 공정(80)에 투입되면, DC 테스트(81)를 하게 된다. DC 테스트(81)는 패키지 조립 공정에서 발생한 전기적 불량, 예를 들어 개방/단락(open/short) 등을 검출하기 위한 것이다. 불량으로 판정된 패키지 소자들은 1차 분류 단계(91)에서 제거되며, 양품들은 번인 단계(82)로 이송된다. DC 테스트(81) 단계의 패키지 소자들은 디바이스 트레이(device tray)에 수납된 상태이다. 한편, DC 테스트 후 양품으로 판정된 패키지 소자들은 1차 분류 단계(91)에서 디바이스 트레이로부터 번인 보드(burn-in board)로 옮겨진다. 그리고 번인 보드에 실린 채 번인 단계(82)로 공급된다.
번인 단계(82)는 제품의 초기수명 불량을 사전에 제거하기 위한 단계로서, 특정시간 동안 고온의 열과 전기적 신호를 이용한 스트레스를 제품에 가하게 된다. 번인 단계(82)가 끝난 후 번인 보드는 다시 1차 분류 단계(91)로 돌아오며, 번인 보드의 패키지 소자들은 번인 결과에 따라 분류된다. 즉, 번인 보드로부터 다시 디바이스 트레이로 옮겨져, 다음 테스트 단계(83)로 넘겨지게 된다. 비록 1차 분류 단계(91)가 하나의 블록으로 도 1에 도시되었지만, 당업자들에게 익히 알려진 바와 같이 실제적으로는, 여러 세부 공정들이 1차 분류 단계(91)에서 동시에 진행된다. 즉, 디바이스 트레이와 번인 보드 사이의 패키지 소자 이동, 번인 장치로의 번인 보드 수납 또는 배출, DC 테스트 후의 불량 소자 제거, 번인 후의 패키지 소자 분류 등이 1차 분류 단계(91)에서 이루어진다. 또한, 대부분의 경우 1차 분류(91)와 DC 테스트(81)는 동일한 설비 내에서 수행된다.
번인 단계(82)의 다음 단계는 상온 테스트(83)이다. 전술한 바와 같이, 패키지 소자들은 디바이스 트레이에 담겨 있으며, 핸들러(handler)에 의하여 테스트 트레이로 옮겨진다. 상온 테스트(83)는 약 25℃ 또는 0℃ 이하에서 진행되며, DC 불량 또는 기능 불량 등을 검사한다. 상온 테스트(83)가 완료된 패키지 소자들은 다시 테스트 결과에 따라 분류되면서 테스트 트레이로부터 디바이스 트레이로 옮겨진다. 이 단계가 2차 분류 단계(92)이며, 상온 테스터(room/cold tester)의 핸들러에 의하여 이루어진다. 테스터에 갖춰져 있는 테스트 트레이는 패키지 소자들을 테스터의 접속부로 가지고 갔다가 테스트가 끝난 후 다시 핸들러 쪽으로 가지고 나오는 역할을 한다. 반면에, 디바이스 트레이는 두 테스터 사이에서 패키지 소자들의 이송을 담당한다.
상온 테스트(83)에서 양품으로 판정된 패키지 소자들은 디바이스 트레이에 실린 채 핫 소트 테스트(84)로 이송된다. 핫 소트 테스트(84)는 당업자들에게 익히 알려진 바와 같이, 고온성 불량을 제거하기 위하여 약 83℃에서 테스트가 진행되며, 전기적 특성 및 기능적 특성을 검사하고 제품의 속도를 결정한다. 핫 소트 테스트(84) 역시 상온 테스트(83)와 마찬가지로 디바이스 트레이에서 테스트 트레이로, 테스트 트레이에서 디바이스 트레이로 패키지 소자들을 이송하는 추가 단계들이 필요하다. 이 역시 테스터의 핸들러에 의하여 수행된다. 그리고, 핫 소트 테스트(84) 후의 3차 분류 공정(93) 역시 트레이간 패키지 소자의 이송과 동시에 핸들러에 의하여 이루어진다.
이상 설명한 바와 같이, 종래의 테스터들은 순수한 테스트 공정 이외에 패키지 소자들의 트레이간 이송을 담당하는 추가 설비, 즉 핸들러를 필요로 한다. 그러나, 각 테스트 단계들마다 복잡하게 이루어지는 핸들러의 작용은 테스트 공정의 효율을 떨어뜨릴 뿐이며, 핸들러의 작용 그 자체는 테스트의 목적에 전혀 부합되지 않는다고 볼 수 있다. 아울러, 핸들러가 자체적으로 점유하고 있는 공간 및 패키지 소자의 이송, 분류에 소요되는 시간은 테스트 자체의 효율을 저하시킬 뿐만 아니라, 인라인 시스템의 구축도 어렵게 만들고 있다. 또한, 패키지 소자들을 트레이 사이에서 빈번하게 이송하다 보면, 물리적 손상에 의하여 외관 불량으로 처리될 가능성이 그만큼 커진다. 따라서, 백-엔드 공정 전체의 차원에서 저비용, 고생산성의 구현이 요구되고 있다.
한편, 분류 공정이 각 테스트 단계들마다 분리되어 수행됨에 따라 종래의 재테스트 공정 역시 각 테스트 단계별로 이루어져 왔다. 또한, 일련의 테스트 단계들을 거치는 동안 제품들을 관리하기 위하여, 그리고 테스트 결과를 효율적으로 집계하기 위하여 Lot ID 번호를 사용하게 되는데, 종래의 경우는 패키지 소자들이 새로이 백-엔드 공정에 공급될 때 작업자에 의하여 Lot ID 번호가 부여되었다. 이 Lot ID 번호는 작업자에 의하여 Lot 카드에 기록되며, 각 테스트 단계마다 테스트 결과를 기록하고 집계하는 작업 역시 작업자에 의하여 이루어져 왔다. 이상에서 보듯이 종래의 분류 공정, 재테스트 공정, 데이터 관리 시스템 등은 비효율성을 내포하고 있었다. 따라서, 가능하다면, 여러 단계의 분류 공정들을 하나로 통합하고, 재테스트 방식을 일괄 테스트 방식으로 변경하며, 데이터 관리의 자동화를 이룰 필요가 있다.
종래의 전형적인 번인 장비는 잘 알려진 바와 같이 테스트 주파수가 느리고 낮은 정밀도를 갖는다. 더구나, 번인 장비는 일반적인 테스터에 비하여 긴 시리얼 스캐닝 시간(serial scanning time)을 갖는다. 예를 들면, JEC사(社)의 모델 MBT P1700S는 테스트 주파수가 최대 4MHz, 변조 시간(transition time)이 약 50ns로 긴 사이클(cycle)을 갖기 때문에, 번인과 함께 그로스 펑션(gross function) 테스트 또는 롱 사이클(long cycle) 테스트 등의 몇가지 테스트를 수행할 수 있다. 그러나, 상온 테스트 또는 핫 소트 테스트와 같이 짧은 사이클을 요구하는 테스트 항목은 수용할 수 없다. 번인 장비의 테스트 주파수가 느린 이유는 테스트 신호가 번인 보드 상에 형성된 회로 패턴을 통하여 열 단위 또는 행 단위로 패키지 소자에 병렬적으로 인가되기 때문이다. 이로 말미암아 특정 패키지 소자에 테스트 신호를 인가하는 것이 어려워진다.
한편, 종래의 번인은 매우 긴 시간을 필요로 한다는 심각한 문제점이 있다. 즉, 순수한 번인 시간 이외에도, 번인 보드와 디바이스 트레이간에 패키지 소자들을 로딩/언로딩(loading/unloading)하는 시간, 번인 보드를 번인 장비에 로딩/언로딩하는 시간, 온도를 올리고 내리는 시간, 번인 공정 또는 번인 보드에 인가되는 신호를 체크하는 시간 등이 필요하기 때문에, 과도한 시간적 손실이 발생하게 된다. 번인 보드의 로딩/언로딩을 자동화하는 방안을 생각해 볼 수 있긴 하지만, 이는 오히려 수작업에 비해 생산성이 떨어지기 때문에 아직까지는 비현실적이다. 한편, 패키지 소자의 유형에 따라 고가의 소모성 번인 보드와 소켓들이 각각 필요하기 때문에 경제성 측면에서 심각한 문제 요인이 되고 있기도 하다.
따라서, 본 발명의 목적은 번인을 비롯한 각종 테스트들을 동일 테스트 장치에서 선택적으로 수행할 수 있는 테스트 장치를 제공하는데 있다.
본 발명의 다른 목적은 백-엔드 공정 전반의 인라인 시스템을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 테스트 공정 전반의 단계들과 소요시간을 단축하는 것이다.
본 발명의 또 다른 목적은 테스트 공정에 있어서 트레이들 사이의 패키지 소자 이동을 없애고 테스트 트레이만에 의한 직접 이송 방식을 구현하는데 있다.
본 발명의 또 다른 목적은 테스트 트레이 지도를 사용하여 데이터 처리를 자동화하고 분류 공정을 통합할 뿐만 아니라 일괄 재테스트 방식을 구현하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 소자들의 테스트-번인 장치, 그 장치들을 이용한 인라인 시스템, 그 시스템을 이용한 테스트-번인 방법을 제공한다.
본 발명의 일면에 따른 테스트-번인 장치는 테스트 트레이에 수납된 반도체 소자들과 전기적으로 접속하여 테스트-번인 공정을 진행하는 복수개의 테스트 헤드들을 포함한다. 테스트 트레이들은 이송 레일을 따라 각각의 테스트 헤드로 공급되며, 테스트 트레이의 로딩, 언로딩에는 각각 로딩부와 언로딩부가 사용된다. 테스트 헤드들을 둘러싸고 있는 반응실은 테스트-번인 공정을 진행하고 있는 동안 테스트 헤드에 소정의 열을 가한다.
테스트-번인 장치는 특히 하나 이상의 메인 프레임을 더 포함하는데, 메인 프레임에는 테스트 헤드들과 전기적으로 연결되어 테스트-번인 공정을 제어하고 테스트 신호를 입출력하는 제어부와, 테스트 헤드의 열을 식히기 위한 열교환부가 포함된다.
본 발명에 따른 테스트-번인 장치는 4개의 테스트 헤드를 포함하는 것이 바람직하며, 각각의 테스트 헤드는 64개의 반도체 소자들을 수납하는 테스트 트레이를 수용할 수 있다. 또한, 본 발명의 테스트-번인 장치에는 갈매기 날개형의 반도체 칩 패키지 또는 칩 크기의 반도체 칩 패키지가 바람직하게 사용될 수 있다.
본 발명의 다른 면에 따라 제공되는 인라인 시스템은, 상기 본 발명에 따른 테스트-번인 장치들이 하나의 작업 라인으로 여러 개 연결되어 각각 서로 다른 테스트-번인 공정을 진행하는 시스템이다. 따라서, 본 발명의 인라인 시스템에 속하는 각각의 테스트-번인 장치는 상기한 테스트-번인 장치의 특징들을 각각 또는 모두 포함할 수 있다.
한편, 본 발명의 인라인 시스템에는 분류부와 이송수단이 포함된다. 분류부는 각각의 테스트-번인 장치에서 각각의 테스트-번인 공정을 모두 완료한 반도체 소자들을 테스트-번인 공정의 결과에 따라 양품과 불량품으로 분류하고 테스트 트레이로부터 여러 개의 디바이스 트레이들로 각각 이송하는 곳이다. 그리고 이송수단은 테스트-번인 장치의 언로딩부로부터 테스트 트레이를 넘겨받아 다른 테스트-번인 장치의 로딩부 또는 분류부로 이송한다.
분류부는 테스트 전의 반도체 소자들을 디바이스 트레이로부터 다시 새로운 테스트 트레이로 이송하는 부분을 더 포함할 수 있으며, 이송수단 역시 분류부로부터 새로운 테스트 트레이를 넘겨받아 테스트-번인 장치로 이송할 수 있다. 본 발명에 따른 인라인 시스템의 바람직한 예는 분류부가 마킹부 및 외관 검사부와 연결되는 것이다. 이 때, 분류부에서 양품으로 분류된 반도체 소자들을 수납하고 있는 디바이스 트레이들은 마킹부와 외관 검사부로 공급되며, 분류부에서 불량품으로 분류된 반도체 소자들은 디바이스 트레이로부터 재테스트용 트레이로 수납되어 다시 인라인 시스템의 테스트-번인 장치들로 공급되어 재테스트된다.
특히, 본 발명에 따른 인라인 시스템은 각각의 테스트-번인 장치를 네트워크로 연결한 컴퓨터를 더 포함한다. 따라서, 각각의 테스트-번인 장치에서 수행된 테스트-번인 공정의 결과가 네트워크를 통하여 각각 컴퓨터로 전송될 수 있다. 이 때, 각각의 테스트-번인 공정의 결과는 각각의 테스트 트레이 지도에 기록되며, 하나의 테스트 트레이 지도는 테스트 트레이 한 개에 대응하고, 테스트 트레이에 수납된 반도체 소자들의 테스트-번인 결과가 각각 대응하여 기록된다.
본 발명에 따른 인라인 시스템의 구현을 가능하게 하는 이 테스트 트레이 지도는 각각의 테스트 트레이가 인라인 시스템에 공급될 때 생성되며, 테스트 트레이가 각각의 테스트-번인 공정을 완료할 때마다 그 테스트-번인 결과를 기록한 특정 파일명의 테스트 트레이 지도가 하나씩 생성된다. 특히, 테스트 트레이에는 각각 서로 다른 테스트 트레이마다 서로 다른 이진 조합을 나타내는 복수개의 ID 구멍들이 형성될 수 있으며, 테스트 트레이 지도는 이 ID 구멍들을 인식하여 파일명과 함께 자동으로 생성될 수 있다.
한편, 컴퓨터는 분류부와도 네트워크로 연결될 수 있으며, 각각의 테스트 트레이 지도에 기록된 테스트-번인 공정의 결과들이 자동 연산에 의하여 최종 분류 지도를 생성한 후 분류부로 전송된다. 그리고, 이 최종 분류 지도에 의하여 불량품으로 분류된 반도체 소자들은 재테스트용 트레이에 수납되어 다시 인라인 시스템에 공급되며, 각각의 재테스트-번인 공정을 완료할 때마다 그 결과를 기록한 재테스트 트레이 지도들은 자동 연산에 의하여 재테스트에 따른 최종 분류 지도를 생성한다. 결과적으로 두 개의 최종 분류 지도들은 최종 테스트 결과에 대한 정보들을 포함하는 누적 지도 파일을 생성하게 된다.
본 발명의 또 다른 면에 따르면, 반도체 소자의 테스트-번인 방법이 제공된다. 본 발명의 테스트-번인 방법은 (a) 각각 복수개의 반도체 소자들을 수납하고 있는 복수개의 테스트 트레이들을 제 1 테스트-번인 장치에 제공하는 단계와, (b) 제 1 테스트-번인 장치에서 반도체 소자들에 대한 제 1 테스트-번인 공정을 진행하는 단계와, (c) 제 1 테스트-번인 장치로부터 제 2 테스트-번인 장치로 테스트 트레이들을 자동으로 이송하는 단계와, (d) 제 2 테스트-번인 장치에서 반도체 소자들에 대한 제 2 테스트-번인 공정을 진행하는 단계와, (e) 제 2 테스트-번인 장치로부터 제 3 테스트-번인 장치로 테스트 트레이들을 자동으로 이송하는 단계와, (f) 제 3 테스트-번인 장치에서 반도체 소자들에 대한 제 3 테스트-번인 공정을 진행하는 단계와, (g) 제 3 테스트-번인 장치로부터 분류부로 테스트 트레이들을 자동으로 이송하는 단계, 및 (h) 각각의 테스트-번인 결과에 따라 테스트 트레이들의 반도체 소자들을 여러 개의 디바이스 트레이로 각각 분류하는 단계를 포함한다.
바람직하게는, 상기 (b)의 제 1 테스트-번인 단계와 (d)의 제 2 테스트-번인 단계가 번인 또는 상온 테스트 단계이며, 상기 (f)의 제 3 테스트-번인 단계가 핫 소트 테스트 단계이다. 또한, 번인 단계는 DC 테스트 단계를 더 포함할 수 있다.
한편, 상기 (b), (d), (f)의 각 테스트-번인 단계는 공정이 완료될 때마다 그 결과를 기록한 특정 파일명의 테스트 트레이 지도를 각각 하나씩 생성하며, (h)의 분류 단계는 각각의 테스트 트레이 지도에 기록된 테스트-번인 공정의 결과들이 자동 연산된 최종 분류 지도를 전송받고, 그 최종 분류 지도에 따라 반도체 소자들을 분류한다.
특히, 본 발명의 테스트-번인 방법은 분류 단계에서 양품으로 분류된 반도체 소자들은 마킹부와 외관 검사부로 이송하는 단계와, 분류 단계에서 불량품으로 분류된 반도체 소자들을 재테스트를 위하여 다시 제 1 테스트-번인 단계로 제공하는 단계를 더 포함할 수 있다. 후자의 경우, 분류 단계에서 디바이스 트레이에 수납된 반도체 소자들은 재테스트용 트레이에 이송된 후 제 1 테스트-번인 단계에 제공된다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
반도체 소자에 요구되는 각종 테스트들은 본 발명에 따른 테스트 장치에 의하여 구현된다. 특히, 본 발명의 테스트 장치는 DC 테스트, 상온 테스트, 핫 소트 테스트와 같은 전형적인 테스트들 뿐만 아니라, 번인까지도 수행할 수 있다. 따라서, 이하의 설명에서는 본 발명의 테스트 공정을 테스트-번인 공정이라 부르기도 하겠다. 아울러, 본 발명의 테스트 장치는 테스트-번인 장치(test and burn-in apparatus; TABI apparatus)라고 명명한다. 본 발명의 장치 및 방법을 설명하기에 앞서, 먼저 본 발명에 사용되는 테스트 트레이에 관하여 설명하고자 한다.
도 2는 본 발명에 사용되는 테스트 트레이의 사시도이며, 도 3은 도 2에 도시된 테스트 트레이의 인서트를 분해하여 나타낸 사시도이다. 도 2 및 도 3을 참조하면, 테스트 트레이(10; test tray)는 트레이 틀(14)에 복수개의 인서트(12; insert)가 나사와 같은 체결 수단(11)에 의해 설치된 구조를 갖는다. 예를 들면, 64개의 인서트(12)가 열 방향과 행방 향으로 각각 8개씩 트레이 틀(14)에 설치된다. 도 2에서는 테스트 트레이(10)의 1/2만을 도시하였다. 64개의 인서트(12)를 갖는 테스트 트레이(10)가 본 발명에 바람직하게 사용될 수 있지만, 128개 또는 512개의 인서트를 갖는 테스트 트레이의 사용도 물론 가능할 것이다.
각각의 인서트(12)는 한 개의 패키지 소자를 수용한다. 도 2 및 도 3에 도시된 트레이(10)는 특히 패키지 리드(lead)가 갈매기 날개형(gull wing)으로 구부러진 QFP(quad flat package) 또는 TSOP(thin small outline package)에 주로 사용된다. 한편, 최근에 새로 개발되어 주목받고 있는 μ-BGA(micro ball grid array)와 같은 칩 크기의 패키지(chip scaled package; CSP)도 본 테스트 트레이에 적용될 수 있다. 즉, 본 테스트 트레이는 패키지 소자의 유형에 따라 다양하게 설계될 수 있다. 도 2에서의 도면부호 14a는 트레이 ID 번호를 등록할 때 사용되는 ID 구멍들이며, 뒤에서 자세히 설명될 것이다.
인서트(12)는 크게 몸체부(15)와 누름판(17)으로 이루어진다. 누름판(17)은 스프링(18)과 같은 탄성수단이 개재된 상태에서 몸체부(15)의 위쪽에 끼움 결합된다. 몸체부(15)의 중앙에 위치한 사각형의 수납판(13)은 패키지 소자(도시되지 않음)가 인서트(12)에 수납될 때 패키지 소자의 밑면을 지지하기 위한 것이다. 수납판(13)의 구석 부분은 몸체부(15)와 연결된다. 따라서, 수납판(13)의 모서리 부분과 몸체부(15) 사이에는 접속통로(19)가 형성되고, 이 접속통로(19)를 통하여 패키지 소자의 리드(도시되지 않음)가 밑으로 노출되어 테스터의 접속부와 접속하게 된다.
수납판(13)의 각 구석쪽 몸체부(15)에는 래치(16; latch)가 형성되어 있으며, 각각의 래치(16)는 그 밑부분에서 수납판(13) 쪽으로 돌출된 걸쇠(16a)를 포함하고 있다. 걸쇠(16a)의 중앙부는 몸체부(15)와 축(도시되지 않음)으로 연결되어 있어서 축을 중심으로 소정의 각도만큼 회전이 가능하며, 탄성체(도시되지 않음)가 개재되어 있어서 외력이 작용하지 않을 때에는 래치(16)가 위로 솟아 있다. 이와 같은 래치(16)의 구조는 인서트(12)에 패키지 소자를 쉽게 수납시키기 위한 것이다.
패키지 소자의 수납 방법은 다음과 같다. 먼저, 누름판(17)을 위에서 누르면 누름판(17)의 하부면에 닿아있는 래치(16)도 밑으로 눌리게 된다. 따라서, 걸쇠(16a)는 위쪽으로 회전하면서 패키지 소자의 수납공간을 충분히 제공하게 된다. 패키지 소자를 수납판(13)에 탑재시킨 후 누름판(17)을 누르던 힘을 제거하면, 누름판(17)은 스프링(18)의 탄성력에 의하여 다시 위쪽으로 올라가게 된다. 래치(16) 역시 마찬가지로 원래 위치로 복원하게 되며, 걸쇠(16a)는 하향 회전하면서 패키지 소자의 상부를 누르게 된다. 따라서, 패키지 소자는 인서트(12)로부터 이탈하지 않고 고정될 수 있게 된다. 패키지 소자를 인서트(12)로부터 빼내는 방법 역시 마찬가지이다.
이상 설명한 바와 같은 테스트 트레이는 본 발명의 테스트-번인 장치에 사용된다. 도 4는 본 발명에 따른 테스트-번인 장치의 개략도이다. 도 4에 도시된 바와 같이, 테스트-번인 장치(100)는 복수개의 테스트 트레이(10)들을 이송하기 위한 이송 레일(38)을 포함하고 있다. 각각의 테스트 트레이(10)가 테스트할 반도체 칩 패키지 소자들을 싣고 있음은 물론이다. 테스트-번인 장치(100)는 또한 각각 이송 레일(38)의 양끝에 형성된 로딩부(34; loader)와 언로딩부(36; unloader)를 포함한다. 로딩부(34)는 테스트될 테스트 트레이(10a)를 이송 레일(38)에 로딩하며, 언로딩부(36)는 테스트된 테스트 트레이(10b)를 언로딩한다. 이송 레일(38)을 둘러싸고 있는 반응실(32)에는 4개의 테스트 헤드(23; test head)가 소정의 간격을 두고 설치된다. 반응실(32)은 테스트 종류에 따라 적절한 열을 테스트 헤드(23)에 가하게 된다.
테스트 헤드(23)는 모두 메인 프레임(21; main frame)과 연결되며, 메인 프레임(21)에는 제어부(25), 열교환부(27), 전원 공급부(29) 등이 포함된다. 제어부(25)는 테스트 헤드(23)에서 이루어지는 모든 테스트 과정을 제어하고 테스트 신호를 입출력하는 부분이며, 전원 공급부(29)는 테스트 헤드(23)에 전원을 공급하는 부분이다. 제어부(25)와 전원 공급부(29)는 케이블(24; cable)에 의하여 테스트 헤드(23)에 연결된다. 한편, 테스트 헤드(23)와 호스(26; hose)에 의하여 연결된 열교환부(27)는 테스트 헤드(23)에 냉각수를 공급하여 열을 식히는 작용을 한다. 도면부호 40번은 테스트 트레이(10; 10a, 10b)를 언로딩부(36)로부터 공급받거나 로딩부(34)로 공급하는, 예를 들어 카트(cart)와 같은 이송수단이다.
테스트-번인 반응실(32)의 한 쪽에는 이송 레일(38)로 테스트-번인 전의 테스트 트레이(10a)를 로딩하는 로딩부(34)와, 다른 쪽에는 테스트-번인 반응실(32)에서 테스트-번인 공정이 완료된 테스트 트레이(10b)를 이송 레일(38)에서 언로딩하기 위한 언로딩부(36)가 설치된다. 그리고, 로딩부(34)는 테스트-번인 반응실(32)과 연결되는 로딩실과, 로딩실에서 테스트 트레이(10)를 이송 레일(38)의 로딩 위치로 이송하기 위한 로더가 설치되며, 언로딩부(36) 또한 테스트-번인 반응실(32)과 연결되는 언로딩실과, 테스트-번인 반응실(36)에서 테스트-번인 공정이 완료된 테스트 트레이를 이송 레일(38)의 언로딩 위치에서 언로딩실로 이송하기 위한 언로더가 설치된다.
본 실시예의 테스트-번인 장치(100)는 동시에 256개의 패키지 소자들을 테스트할 수 있다. 테스트-번인 장치(100)가 4개의 테스트 헤드(23)를 가지고 있고, 각각의 테스트 헤드(23)에 64개의 소자들을 싣고 있는 테스트 트레이(10)가 공급되기 때문이다. 그러나 본 발명의 테스트-번인 장치가 한번에 테스트할 수 있는 패키지 소자의 수가 256개에 한정되는 것은 아니다. 테스트 헤드(23)의 개수를 변경한다든지 트레이(10)당 수납되는 소자의 개수를 원하는 대로 변경하고 조절할 수 있기 때문이다. 본 실시예의 테스트-번인 장치(100)가 비록 한 개의 메인 프레임(21)과 한 개의 반응실(32)을 포함하고 있지만, 예를 들어 두 개의 메인 프레임과 두 개의 반응실, 또는 한 개의 메인 프레임과 두 개의 반응실 등의 다른 배치도 가능하다.
테스트-번인 장치(100)의 작동 관계를 설명하면, 먼저 테스트될 반도체 칩 패키지 소자들을 싣고 있는 테스트 트레이(10a)들이 이송수단(40)에 의해 로딩부(34)로 실린다. 로딩부(34)가 테스트 트레이(10a)들을 차례로 이송 레일(38)에 로딩하면, 테스트 트레이(10)는 각각의 테스트 헤드(23)의 상부로 이동하여 정렬된다. 계속해서, 테스트 트레이(10)의 반도체 칩 패키지 소자들과 테스트 헤드(23)의 접속부(도시되지 않음)는 서로 전기적으로 접속되며, 소정의 테스트-번인 공정이 진행된다. 테스트-번인 공정이 완료되면 테스트 트레이(10)는 다시 이송 레일(38)을 따라 언로딩부(36) 쪽으로 이동하여 적재되며, 언로딩부(36)에 적재된 테스트 트레이(10b)는 이송수단(40)에 의해 다음 공정으로 이송될 것이다.
이상 설명한 바와 같이, 테스트 공정에서 종래의 디바이스 트레이의 사용을 배제하고 테스트 트레이만을 사용할 수 있다는 점이 본 발명에 따른 테스트-번인 장치의 특징 중의 하나이다. 디바이스 트레이의 배제는 기존 핸들러의 필요성을 없애주기 때문에, 본 발명의 테스트-번인 장치는 기존 핸들러가 점유하던 공간만큼 장치의 크기를 줄일 수 있다. 아울러, 핸들러가 트레이를 취급하던 시간만큼 테스트 시간이 줄어든다. 본 발명 테스트-번인 장치의 또 다른 특징은 각종 전기적 테스트 뿐만 아니라 번인을 선택적으로 수행할 수 있다는 점이다. 이는 테스트 신호가 패키지 소자에 독립적으로 인가되는 방식이기에 가능하다. 이러한 특징들은 또한 본 발명에 있어서의 또 다른 중요한 특징들, 즉 테스트 공정을 이루는 단계들의 축소 또는 백-엔드 공정 전반의 인라인화를 가능하게 하는 요인으로 작용하기도 한다. 이들과 관련해서는 뒤에서 자세히 설명될 것이다.
테스트-번인 장치(100)가 번인 또는 핫 소트 테스트와 같은 고온 공정을 수행하거나 또는 저온 공정을 수행할 경우, 본 발명의 테스트-번인 장치(100)는 예열부(35; pre-heater)와 예냉부(37; pre-cooler)를 선택적으로 포함할 수 있다. 각각 테스트되기 전에 미리 열을 가하거나 식혀주는 예열부(35)와 예냉부(37)는, 도 4에 도시된 바와 같이, 로딩부(34)에 형성될 수도 있으며, 각각의 테스트 헤드(23)에 포함될 수도 있다.
특히, 본 발명의 테스트-번인 장치(100)는 잘 알려진 Schlumberger사(社)의 테스터 모델을 사용할 수 있다. 이 테스터는 기본적으로 4개의 테스트 헤드가 장착되며, 한 세트의 타이밍 보드(timing board)인 핀 슬라이스 보드(pin slice board)에서 64 병렬 전개(64 parallel fan-out)가 가능하다. 따라서, 동시에 256개 패키지 소자들의 테스트-번인이 가능하다. 한편, 200MHz급의 테스트 주파수 구현이 가능한 APGIC(algorithmic pattern generator integrated circuit)와 overall timing accuracy가 가능한 고속 타이밍 모듈(high speed timing module)이 이미 개발되어 있고, 병렬 테스트수도 64개의 병렬 테스트에서 256개의 병렬 테스트로 증가하고 있기 때문에, 한 대의 테스트-번인 장치에서 한번에 테스트 가능한 반도체 칩 패키지 소자들의 수도 더욱 늘어날 것으로 예상된다.
본 발명의 테스트-번인 장치들은 도 5에 도시된 바와 같이 인라인 시스템을 구축할 수 있다. 도 5는 백-엔드 전반의 인라인 시스템(200)의 예를 나타내고 있다. 도 5로부터 알 수 있듯이, 인라인 시스템(200)은 3개의 테스트-번인 장치(100a, 100b, 100c)들과 단 한 개의 분류부(51)로 이루어져 있다. 각각의 테스트-번인 장치(100a, 100b, 100c)는 도 4에 도시된 테스트-번인 장치(100)와 실질적으로 동일하지만, 인라인 시스템(200)에서의 테스트-번인 장치(100a, 100b, 100c)들은 각각 서로 다른 테스트를 독립적으로 수행한다. 분류부(51)는 테스트 트레이(10b)의 패키지 소자들을 테스트 결과에 따라 서로 다른 디바이스 트레이(60b)들로 각각 분류하는 곳이다. 한편, 설비들간 시간당 표준 생산량(UPH; unit per hour)을 조절함으로써, 마킹부(52) 및 외관 검사부(53)와 같은 백-엔드 공정의 나머지 부분들까지도 인라인 시스템(200)을 확장할 수 있다. 그리고, 바람직하게는 이 설비들(51, 52, 53)을 도 5에 도시된 바와 같이 하나의 설비(50)로 통합할 수 있다.
인라인 시스템(200)은 적어도 하나 이상의 이송수단(40)을 포함한다. 이송수단(40)으로는 잘 알려진 바와 같이 카트, 이송 레일, 컨베이어 벨트(conveyer belt), 자동 운송 수단(AGV; automated guide vehicle) 등이 사용될 수 있다. 이송수단(40)은 하나 이상의 테스트 트레이(10)를 서로 다른 장치 또는 설비들간에 이송하는 역할을 한다. 본 발명에 의하면, 각 단위 설비들간의 시간당 표준 생산량(UPH)이 비슷하고, 설비의 점유공간이 축소되며, 이송수단의 이동거리가 단축되기 때문에, 충분히 인라인 시스템의 구축이 가능한 것이다. 또한, 테스트 공정에 있어서 트레이들 사이의 패키지 소자 이동이 필요 없으며, 테스트 트레이만에 의한 직접이송 방식의 구현이 가능한 것이다. 본 발명의 인라인 시스템(200)은 도 5에 도시된 바와 같은 배치를 가질 수도 있지만, 예를 들어 모든 설비들이 일렬로 늘어선 것과 같은 다른 배치도 가능하다.
인라인 시스템(200)에 포함된 3개의 테스트-번인 장치(100a, 100b, 100c)들은 서로 다른 테스트를 각각 독립적으로 수행한다. 예를 들어, 차례대로 DC 테스트 및 번인, 상온 테스트, 핫 소트 테스트가 가능하다. 각각의 장치는 어떤 테스트도 수행할 수 있지만, 인라인 시스템 하에서는 상기와 같은 순서로 테스트를 진행하는 것이 바람직하다. 그러나, 상온 테스트, DC 테스트 및 번인, 핫 소트 테스트와 같은 순서도 가능할 것이다. 다만, 상온 테스트 또는 핫 소트 테스트와 동일한 테스트 항목이 번인에서 수행될 수 없는 한, 번인은 최종 단계에 올 수 없다.
각각 서로 다른 개별 테스트로부터 얻어진 테스트 결과 및 정보는 네트워크를 통하여 컴퓨터(45)로 보내진 후 분류부(51)에까지 전달된다. 도 7에 도시된 테스트 트레이 지도(120)는 각각의 테스트 결과 및 정보의 기록, 저장, 전송을 가능하게 하는 컴퓨터 파일의 형식이다. 따라서, 상기 테스트 트레이 지도(120)는 'link-chained test tray map'이라고 명명할 수 있으며, 이에 대해서는 후술한다.
분류부(51)는 일련의 테스트-번인 공정을 모두 완료한 반도체 칩 패키지 소자들을 테스트 트레이(10b)에서 서로 다른 디바이스 트레이(60b)로 나누어 수납한다. 이 분류 단계는 전술한 테스트 트레이 지도에 기록된 테스트 결과에 따라 자동적으로 행해지게 된다. 한편, 분류부(51)에서는 분류 공정 뿐만 아니라, 새로운 패키지 소자들을 디바이스 트레이(60a)로부터 테스트 트레이(10a)로 옮겨 싣는 로딩 공정을 동시에 수행하기도 한다. 도 5의 분류부(51) 내부에 점선으로 표시된 화살표들은 바로 반도체 칩 패키지 소자들의 이동을 나타내는 것이다. 이와 같이 분류부(51)에서는 반도체 칩 패키지 소자들의 언로딩(즉, 분류)과 로딩이 같이 이루어지기도 하지만(테스트 트레이를 기준으로 했을 때), 다수의 반도체 칩 패키지 소자들의 단위인 Lot별로 테스트 공정이 진행될 경우에는 언로딩과 로딩을 분리하는 것이 바람직하다. 그리고, 상황에 따라서는 테스트-번인 장치와 분류부의 시간당 표준 생산량(UPH)을 맞추기 위하여 두개 이상의 분류부를 채택할 수도 있다. 그러나 이경우도 모든 테스트가 완료된 후 일괄 분류를 한다는 점에서 본 발명의 사상을 벗어나는 것이 아니다.
한편, 분류를 마친 반도체 칩 패키지 소자들을 적재하고 있는 디바이스 트레이(60b)는 마킹부(52)로 공급된다. 이 때 마킹부(52)로의 디바이스 트레이(60b) 이송은 컨베이어 벨트, 이송 레일 등의 이송수단(도시되지 않음)에 의하여 이루어지며, 새로운 반도체 칩 패키지 소자들을 적재한 테스트 트레이(10a)는 이송수단(40)에 의하여 다시 첫 번째 테스트-번인 장치(100a)로 공급된다. 본 발명에 있어서, 반도체 칩 패키지 소자의 두 트레이간 이동은 단지 분류부(51)에서만 일어난다. 이점이 모든 테스터에서 반도체 칩 패키지 소자들을 이동해야 했던 종래 기술과 다른 점 중의 하나이다.
본 발명에 따른 인라인 시스템(200)의 장점 중의 하나는 테스트 온도를 올리고 내리는데 따른 시간을 크게 줄일 수 있다는 것이다. 또한, 종전의 여러 분류 공정들을 하나로 통합하였기 때문에 패키지 소자의 분류에 소요되는 시간을 단축시킬 수 있다. 그리고, 테스트 공정 전반의 자동화와 공정수의 감소는 패키지 소자의 손상 가능성을 줄여줄 뿐만 아니라, 작업자 또는 설비와의 접촉에 따른 정전기 방전의 문제를 방지할 수 있다.
도 6은 본 발명에 의한 테스트 공정을 포함하는 백-엔드 전반을 나타낸 공정도이다. 도 6 및 인라인 시스템이 도시된 도 5를 참조하여 본 발명에 따른 테스트 공정의 실시예를 설명하겠다. 패키지 조립이 완료된 반도체 칩 패키지 소자는 테스트 트레이(10)에 적재된 채 백-엔드 공정에 제공된다(79). 그리고, 첫 번째 테스트-번인 장치(100a)에서 DC 테스트 및 번인(71)이 이루어진다. 계속해서, 상온 테스트(72)와 핫 소트 테스트(73)가 두 번째와 세 번째 테스트-번인 장치(100b, 100c)에서 연속적으로 진행된다. 이때도 역시 반도체 칩 패키지 소자들은 테스트 트레이(10)에 수납된 상태이다.
특정 테스트 트레이를 기준으로 할 때 테스트 공정의 흐름은 상기한 바와 같다. 그러나, 실제적으로는 여러 테스트 트레이들이 여러 테스트-번인 장치에서 동시에 각각 다른 테스트 상태에 놓여있으며, 각각의 테스트가 완료된 후 동시에 다음 테스트 단계로 이송된다. 전술한 바와 같이, 각 단계 사이에서 테스트 트레이(10, 10a, 10b)는 이송수단(40)에 의해 이송되어진다. 도 6에서 도면부호 61, 62, 63, 64는 모두 이송수단에 의한 테스트 트레이의 이송을 나타낸다. 반면에, 점선으로 표시된 65번은 디바이스 트레이(60b)의 이송을 나타낸다. 이는 분류부(51)의 기능과 관련된 것이며, 앞서 설명한 바 있지만 다시 자세히 설명하겠다.
각 장치(100a, 100b, 100c)의 제어부(25)들과 분류부(51)는 도 5에 도시된 바와 같이 네트워크를 통하여 컴퓨터(45)에 연결되어 있다. 따라서, 각 장치에서의 테스트 결과들은 제어부(25)를 통하여 컴퓨터(45)로 전송되며, 테스트 트레이 지도(도 7의 120)에 기록되어 다시 분류부(51)로 보내지는 것이다. 그리고 그 테스트 트레이 지도에 근거하여 테스트 트레이(10b)로부터 디바이스 트레이(60b)로의 패키지 소자 이동(즉, 분류)이 이루어진다(57).
분류 단계(57) 후, 비어 있는 테스트 트레이(10a)는 다른 디바이스 트레이(60a)에 담겨 있는 새로운 패키지 소자들(즉, 새로운 Lot)을 싣고, 다시 DC 테스트 및 번인 단계(71)로 공급된다(64). 이와 반대로, 분류된 패키지 소자들을 수납하고 있는 디바이스 트레이들(60b) 중 양품 소자들의 디바이스 트레이는 마킹부(도 5의 52)로 공급되어 마킹(도 6의 75)이 이루어진다.
본 발명의 테스트 공정이 연속적으로 진행될 수 있는 이유 중의 하나는, 또한 분류 공정들을 하나의 단계로 통합할 수 있는 이유 중의 하나는, 각각의 테스트 단계들 간의 패키지 소자 이송이 테스트 트레이 상태로만 진행되기 때문이다. 또 다른 이유는 테스트 트레이 지도를 사용한 데이터 처리의 자동화 때문이다. 도 7에 본 발명의 테스트 공정에 사용되는 테스트 트레이 지도가 도시되어 있다. 테스트 트레이 지도(120; 122, 124)는 각각의 테스트 결과 및 정보가 기록되고, 저장되고, 전송되는 컴퓨터 파일의 형식이다.
우선, 테스트 트레이 지도의 생성에 대하여 설명하자면, 도 2에 도시된 테스트 트레이(10)의 ID 구멍(14a)을 인식하여 Lot ID 번호를 자동으로 부여하는 것으로부터 출발한다. ID 구멍(14a)은 각각 뚫려 있거나 막혀 있는 여러 구멍들의 이진(binary) 조합이므로, 센서가 이를 감지한 후 컴퓨터에서 십진(decimal) 트레이 ID 번호로 변환하는 것은 어려운 일이 아니다. 따라서, ID 구멍 대신에 바코드(bar code)가 사용될 수도 있다. 도 2에는 한 트레이(10)에 12개의 구멍(14a)들이 형성된 예를 보여주고 있다. 그러므로, 트레이 ID 번호는 0000부터 4095까지 가능하다. 즉, 이는 4096개까지의 테스트 트레이들이 사용 가능함을 의미한다.
일단 트레이 ID 번호가 인식되면, 컴퓨터는 트레이 지도와 지도 파일명을 만들게 된다. 지도 파일명은 상기 트레이 ID 번호와 Lot ID 번호의 결합이다. 트레이 ID 번호는 각각의 테스트 트레이가 백-엔드 공정으로 공급될 때마다, 또는 첫 번째 테스트-번인 장치의 로딩부로 공급될 때마다, 센서의 감지에 의하여 자동으로 부여된다. 그러나, Lot ID 번호는 작업자의 입력에 의하여 부여된다. 하나의 Lot에는 수많은 반도체 칩 패키지들이 포함되며, 한 Lot 단위에 속하는 테스트 트레이도 상당수이다. 그리고, 백-엔드 공정은 실제적으로 거대 Lot 단위로 이루어지기 때문에, Lot ID 번호의 수동입력은 생산성에 거의 영향을 미치지 않는다.
한편, 동일한 테스트 트레이가 서로 다른 Lot에 반복적으로 사용되더라도, Lot ID가 서로 다르기 때문에 지도 파일명의 구분이 가능하게 된다. 지도 파일명의 몇가지 예가 아래의 표 1에 나타나 있다.
[표 1]
지도 파일명의 예
다시 도 7을 참조하면, 제 1 테스트 트레이 지도(122)와 제 2 테스트 트레이 지도(124)가 각각 서로 다른 테스트 단계로부터 생성된다. 두 테스트 결과는 미리 정해진 연산방식에 따라 자동으로 결합, 연산되어 최종 분류 지도를 만든다. 도 7에서는 테스트 결과를 용이하게 비교해 볼 수 있도록 제 2 트레이 지도(124)에 최종 분류 지도를 포함시켜 도시하였으나(즉, 각 칸의 괄호 안에 있는 숫자 또는 기호들), 실제로는 별개의 파일로 생성된다. 이와 같은 최종 분류 지도에 의하여 통합된 분류 공정이 가능하다.
한가지 예를 들어 트레이 지도 및 분류 공정에 대하여 자세히 설명하겠다. 상온 테스트(room/cold or ambient test)가 먼저 진행되고, 핫 소트 테스트(hot sort test)가 나중에 진행된다고 가정하자. 물론 번인도 별도로 진행되지만 번인 결과는 상기 두 테스트 결과에 반영된다고 본다. 상기 두 테스트가 각각 완료되면, 도 7에 도시된 바와 같은 두 개의 지도(122, 124)가 만들어지며, 각각의 지도 파일명은 Lotxxx.TxxxxA, Lotxxx.TxxxxH가 된다. 여기서 xxx와 xxxx는 Lot ID 또는 트레이 ID 번호를 나타낸다. 최종 분류 지도는 Lotxxx.TyyyS로 나타내어진다. 여기서 yyy는 한 Lot에 속한 테스트 트레이의 개수이다.
각각의 테스트 트레이 지도는 8행 8열의 칸으로 이루어진다. 따라서, 트레이 지도 1매는 64개의 반도체 칩 패키지를 수납하는 한 개의 테스트 트레이에 대응하며, 각각의 칸은 한 개의 반도체 칩 패키지에 해당한다. 한편, 본 발명의 테스트-번인 장치가 4개의 테스트 헤드를 포함할 경우, 테스트 헤드 1개당 테스트 트레이 1개씩이 수용되므로, 트레이 지도도 도 7에 도시된 바와 같이 4매로 이루어진다. 테스트 트레이 지도(122, 124)의 칸마다 기입된 숫자는 각각 대응하는 패키지 소자의 테스트 결과를 의미하는 것으로서, 각각 Ø은 소켓-오프(socket-off), 1∼3은 양호, 4∼7은 특정 테스트 항목의 불량, 8은 개방 또는 단락, 21은 특정 고객을 위한 테스트 항목으로 소프트 빈(soft bin) 제품을 의미한다.
이하, 제 1 테스트 트레이 지도(122)에 속한 칸들은 (열, 행)I로 지정하고, 제 2 테스트 트레이 지도(124)에 속한 칸들은 (열, 행)II로 지정하여 설명하기로 한다. 서로 동일한 (열, 행)으로 지정된 칸들은 동일한 패키지 소자의 다른 테스트에 따른 결과들을 의미한다.
테스트 트레이 지도(120; 122, 124)를 사용한 분류 공정은 테스트되는 반도체 칩 패키지의 특성에 따른 프로그램에 의하여 진행된다. 만약, (열, 행)I과 (열, 행)II에 기록된 숫자가 동일한 경우, 대응하는 패키지 소자의 테스트 결과는 그 숫자가 의미하는 것으로 확정된다. 예를 들어, (3, 5)I과 (3, 5)II에 기록된 숫자는 모두 1이므로, 테스트 트레이의 3번째 열, 5번째 행에 위치한 패키지 소자는 양품이다. 또한, (4, 2)I과 (4, 2)II의 숫자는 8이므로, 대응하는 패키지 소자는 두 테스트 단계에서 모두 개방 또는 단락되었으며, 최종 분류 단계에서 제거되거나 재테스트된다(이와 같이 양쪽 테스트 모두에서 불량인 결과가 얻어진 경우 최종 분류 지도에는 R3으로 표시된다). (5, 3)의 4, (5, 6)의 5, (8, 3)의 6도 마찬가지이다.
한편, (열, 행)I과 (열, 행)II에 기록된 숫자가 서로 다른 경우, 대응하는 패키지 소자는 재테스트 되거나, 양품으로 판정하거나, 당업계의 공지개념인 빈 그레이드 다운(bin grade down; BGD) 제품으로 구분된다. 예를 들어, (5, 1)I이 특정 항목의 불량을 의미하는 5이고, (5, 1)II가 양호함을 뜻하는 3일 경우, 최종 분류 지도에는 첫 번째 테스트 단계의 재테스트를 의미하는 R1으로 표시된다. 또한, (2, 1)I은 Ø으로 소켓-오프이고, (2, 1)I는 2로 양품인 경우, 역시 첫 번째 단계에서 재테스트 될 것이다. 만약, (6, 5)I이 양품인데 (6, 5)II가 8로서 불량인 경우, 최종 분류 지도에는 R2로 표시되고 두 번째 단계에서 재테스트 될 것이다. (3, 8)도 마찬가지의 경우이다. 만약, 특정 고객을 위한 특정 항목의 불량인 (1, 3)I이 (1, 3)II의 2와 같이 양품으로 판정될 경우에는, 이 제품은 특정 고객이 아닌 다른 고객들을 위한 제품(TIII)으로 분류된다. 한편, (6, 1)I이 5이고 (6, 1)II가 2일 경우에는 재테스트 없이 BGD 제품으로 분류될 것이다.
이상과 같은 일괄 분류 방식은 재테스트 방식도 변화시킨다. 즉, 종래의 재테스트 방식은 각각의 분류 단계 이후에 동일한 테스터와 핸들러에 의하여 다시 재테스트가 반복적으로 이루어져 왔다. 그러나, 본 발명에 의한 재테스트 방식은 일괄 분류 이후에 동일한 불량 결과를 갖는 제품들끼리 모아서 한꺼번에 재테스트 하는 것이 가능해진다. 또는, 불량의 종류에 관계없이, 즉 R1, R2, R3에 관계없이, 모든 불량품에 대해서 일괄 재테스트도 가능하다. 상황에 따라 상기 두 방식 중의 어느 하나를 선택하게 되는데, 본 발명에 따른 재테스트 방식, 특히 후자의 대강은 다음과 같다.
불량 패키지 소자들은 분류 시에 일단 디바이스 트레이로 옮겨진다. 그리고, 하나의 Lot에 대한 모든 공정이 마무리되면, 그들은 다시 재테스트용 트레이에 수납된다. 재테스트용 트레이에 대응하는 트레이 지도의 생성 시에는 이전 테스트에서의 불량의 종류에 대한 정보가 기록된다. 재테스트 트레이는 일반 테스트 트레이와 동일한 형태를 가지지만, 쉽게 양자를 식별할 수 있도록 서로 다른 색깔을 사용할 수 있다. 재테스트용 트레이가 테스트 공정에 다시 투입되면, 불량의 종류에 상관없이 다시 일련의 테스트 과정들이 진행된다.
각각의 재테스트 지도 파일명은 다음과 같이 정해질 수 있다: Lotxxx.Rxxxx, Lotxxx.RxxxxA, Lotxxx.RxxxxH, Lotxxx.RzzzS. 여기서 zzz은 1개의 Lot에 속하는 재테스트용 트레이의 개수이다. 재테스트에 따른 최종 분류 지도(Lotxxx.RzzzS)가 다시 만들어지면, 두 개의 최종 분류 지도(Lotxxx.TyyyS와 Lotxxx.RzzzS)는 자동으로 누적 지도 파일(Lotxxx.F***S, 여기서 *는 y와 z의 합이다)을 생성한다. 최종적으로 저장되는 데이터 파일 양식은 Lotxxx.F***F이며, 이는 누적된 수율 데이터를 포함한 두 번의 테스트 결과에 대한 정보들을 포함하게 된다.
본 발명에 따른 테스트-번인 장치의 다른 실시예(300)를 도 8을 참조하여 설명하면, 테스트-번인 장치(300)는 앞서 설명한 도 4의 장치(100)와 매우 유사한 구조를 가진다. 그러나, 본 실시예의 테스트-번인 장치(300)는, 전 실시예의 장치와 달리, 테스트 헤드(23)의 수가 8개이며, 메인 프레임(21)과 반응실(32)은 각각 2개씩 포함된다. 게다가, 로딩부(134)와 언로딩부(136)는 이송 레일(38)의 한쪽 끝에 상하로 형성된다. 도 8에서 로딩부(134)와 언로딩부(136)는 서로 이웃하여 형성된 것처럼 도시되었으나, 실제로는 위아래 층을 이루고 있다. 그러므로, 이송 레일(38) 역시 이층으로 형성되며, 각각의 레일 층이 로딩부(134) 또는 언로딩부(136)와 연결된다. 도면부호 140번이 이층 레일(38)에서의 테스트 트레이(10a, 10b) 이송 방향을 나타내고 있다. 로딩부(134)와 언로딩부(136)는 서로 그 위치를 바꾸어 적층될 수 있다.
상기 테스트-번인 장치(300)를 이용한 인라인 시스템(400)이 도 9에 개략적으로 도시되어 있다. 도 9에서 알 수 있는 바와 같이, 백-엔드 전반의 인라인 시스템(400)은 3개의 하위 인라인 시스템으로 이루어져 있다. 또한, 각각의 하위 인라인 시스템은 서로 일렬로 늘어선 3개의 테스트-번인 장치(300a, 300b, 300c)와 2개의 분류부(351)를 포함하고 있다. 각 하위 시스템 간에는 각각 독립적으로 테스트 공정이 진행된다. 각 하위 시스템마다 두 개씩의 분류부(351)가 포함된 이유는 설비들 간의 시간당 표준 생산량(UPH) 차이에 따라 가능한 변형예로서 제시된 것뿐이며, 그렇더라도 분류부(351)는 일련의 테스트 단계들이 모두 완료된 후 일괄 분류 단계를 수행하게 된다.
인라인 시스템(400)은 이송수단(40)을 더 포함하며, 도 8에서 알 수 있듯이 테스트-번인 장치(300a, 300b, 300c)의 로딩부(134)와 언로딩부(136)가 같은 쪽에 위치하기 때문에 이송수단(40)은 하위 시스템의 한쪽에서만 작동한다. 도 9의 도면부호 355번과 356번은 분류부(351) 내부에 포함되는 언로딩부와 로딩부를 나타낸다. 이들에 대해서는 전 실시예에서 상세히 설명하였으므로, 여기서의 설명은 생략한다.
한편, 전술한 바와 같이, JEC사의 MBT 설비와 같은 종래의 번인 장비는 테스트 주파수가 최대 4MHz이며, 변조 시간이 약 50㎱로 긴 사이클을 갖기 때문에, 번인 스트레스와 함께 그로스 펑션 테스트 또는 롱 사이클 테스트 등을 수행하고 있다. 그러나, DC, 패턴 감도(pattern sensitivity), Vcc 마진(margin), 리프레쉬(refresh), 스피드 분류(speed sorting) 등과 같은 짧은 사이클(short cycle)의 테스트 항목은 검사할 수 없기 때문에, 이와 같은 테스트 항목을 수용할 수 있는 상온 테스트 및 핫 소트 테스트를 따로 진행하고 있다.
그러나, 본 발명에 따른 테스트-번인 장치는 다른 테스트들과 동일하게 번인을 구현할 수 있다. 이것이 가능한 이유 중의 하나는 번인의 테스트 주파수를 기존의 상온 테스트 또는 핫 소트 테스트와 동일한 수준으로 향상시킬 수 있기 때문이며, 특히 최근의 메모리 제품인 SDRAM(Synchronous DRAM), SSRAM(Synchronous SRAM), SyncLink, RAMBUS 등의 차세대 메모리 제품에서 번인 모드(burn-in mode)를 선택하면 예전보다 더욱 빠른 시간에 제품에 스트레스를 가할 수 있다. 따라서, 번인 보드 대신에 테스트 트레이를 사용하는 것이 가능해지며, 특히 본 발명에 Schlumberger사의 테스터를 적용할 경우에는 종래와 동일한 번인, 상온 테스트, 핫 소트 테스트를 동일 테스터에서 진행할 수 있을 뿐만 아니라, 최대 테스트 주파수가 200MHz, 변조 시간이 1㎱인 짧은 사이클의 테스트 항목도 검사할 수 있다. 번인에서 스트레스 횟수가 중요한 부분을 차지할 경우에, 본 발명은 아래의 표 2와 표 3에 보여준 것과 같이 번인 시간을 대폭 단축할 수 있다.
[표 2]
종래 기술에 따른 번인 정보
[표 3]
본 발명에 따른 번인 정보
표 2 및 표 3은 125℃에서의 순수 번인 시간만을 기준으로 해서 산출된 값이며, 번인에 따른 분류 시간을 합하면 실질적인 종래의 번인에 소요되는 시간은 훨씬 더 길어질 것이다. 하지만, 본 발명에 따른 번인 공정은 별도의 분류 공정 없이 진행되기 때문에, 실질적인 번인 시간이 약간 늘어나더라도 그 정도는 미미할 것으로 예상된다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 한 예를 들어, 각 테스트-번인 장치의 로딩부를 다른 테스트-번인 장치의 언로딩부에 바로 연결시키고, 마지막 테스트-번인 장치의 언로딩부를 분류부, 마킹부, 외관 검사부 등으로 직접 연결한 인라인 시스템도 얼마든지 가능할 것이다.
이상 설명한 바와 같이, 본 발명의 장치, 시스템, 방법에 따르면 반도체 소자 제조 공정의 백-엔드 전반을 비약적으로 개선할 수 있다.
몇가지 예를 들자면, 테스트 장치에서 이루어지던 분류 공정을 따로 분리하여 일괄 분류 방식을 채택하고, 테스트 트레이만을 사용하여 디바이스 트레이 또는 번인 보드로의 제품 이동을 생략함으로써, 기존의 핸들러가 차지하던 설비 점유공간을 제거할 수 있다. 따라서, 장치와 시스템이 차지하는 점유공간을 대폭 줄일 수 있고, 공정 소요시간을 단축할 수 있으며, 각종 불필요한 단계들을 제거하여 공정을 단순화할 수 있다.
또한, 종래의 소모성 고가 설비인 번인 보드 및 소켓 등이 필요하지 않기 때문에 테스트 비용을 절감할 수 있으며, 테스트 공정의 인라인화 및 자동화에 따라 작업 인력 및 관리 인력을 줄일 수 있다. 아울러, 작업자에 의한 불량 발생 가능성을 줄이며, 정전기 방전에 의한 문제도 해결할 수 있다.
특히, 테스트 트레이 지도라는 개념을 도입하여 컴퓨터를 이용한 데이터 처리 자동화를 구현함으로써, 분류 공정의 통합, 일괄 재테스트 방식의 구현 등이 가능해지고, 불량 발생의 원인을 추적하고 분석하는 작업, 불량 데이터 및 수율을 산출하고 집계하는 작업 등이 정확하고 신속하고 용이하게 이루어진다.
도 1은 종래 기술에 따른 패키지 소자의 백-엔드 공정의 예를 나타내는 공정도.
도 2는 본 발명에 사용되는 테스트 트레이의 사시도.
도 3은 도 2에 도시된 테스트 트레이의 인서트를 분해하여 나타낸 사시도.
도 4는 본 발명에 따른 테스트-번인 장치의 실시예를 나타내는 개략도.
도 5는 도 4의 테스트-번인 장치를 이용한 본 발명에 따른 인라인 시스템의 실시예를 나타내는 개략도.
도 6은 도 5의 인라인 시스템을 이용한 본 발명에 따른 테스트 공정의 실시예를 나타내는 공정도.
도 7은 본 발명의 테스트 공정에 사용되는 테스트 트레이 지도를 나타내는 도.
도 8은 본 발명에 따른 테스트-번인 장치의 다른 실시예를 나타내는 개략도.
도 9는 본 발명에 따른 인라인 시스템의 다른 실시예로서, 도 8의 테스트-번인 장치를 이용한 인라인 시스템의 개략도.
<도면의 주요 부분에 대한 설명>
10, 10a, 10b: 테스트 트레이(test tray) 11: 체결 수단
12: 인서트(insert) 13: 수납판
14: 트레이 틀 15: 몸체부
16: 래치 17: 주름판
18: 스프링 19: 접속통로
21, 21a, 21b, 21c: 메인 프레임(main frame)
23: 테스트 헤드(test head) 24: 케이블
25: 제어부 26: 호스
27: 열교환부 29: 전원 공급부
32: 반응실 34, 134: 로딩부(loader)
36, 136: 언로딩부(unloader) 40: 이송수단
45: 컴퓨터 51, 351: 분류부
52: 마킹부(marking unit) 53: 외관 검사부
60a, 60b: 디바이스 트레이(device tray)
100, 100a, 100b, 100c, 300, 300a, 300b, 300c: 테스트-번인 장치
200, 400: 인라인 시스템
120, 122, 124: 테스트 트레이 지도

Claims (29)

  1. 반도체 소자의 테스트-번인 장치로서,
    복수개의 반도체 소자들을 각각 수납한 복수개의 테스트 트레이들을 이송하는 이송 레일;
    상기 이송 레일에 상기 테스트 트레이를 로딩하기 위한 로딩부;
    상기 이송 레일로부터 상기 테스트 트레이를 언로딩하기 위한 언로딩부;
    상기 이송 레일을 따라 복수개가 설치되고, 각각 상기 테스트 트레이가 이송 레일을 따라 공급되며, 상기 테스트 트레이에 수납된 반도체 소자들과 전기적으로 접속하여 테스트-번인 공정을 진행하는 테스트 헤드들; 및
    상기 이송 레일 및 상기 테스트 헤드들을 둘러싸도록 형성되며, 테스트-번인 공정의 진행시 상기 테스트 헤드들에 소정의 열을 가하는 반응실;
    을 포함하는 테스트-번인 장치.
  2. 제 1 항에 있어서, 상기 테스트-번인 장치는,
    상기 테스트 헤드들과 전기적으로 연결되어 테스트-번인 공정을 제어하고 테스트 신호를 입출력하는 제어부를 가지는 하나 이상의 메인 프레임;
    을 더 포함하는 것을 특징으로 하는 테스트-번인 장치.
  3. 제 2 항에 있어서, 상기 메인 프레임은 상기 테스트 헤드의 열을 식히기 위한 열교환부를 더 포함하는 것을 특징으로 하는 테스트-번인 장치.
  4. 제 1 항에 있어서, 상기 테스트 헤드의 개수는 4개인 것을 특징으로 하는 테스트-번인 장치.
  5. 제 4 항에 있어서, 상기 각각의 테스트 헤드는 각각 64개의 반도체 소자들을 수납하고 있는 테스트 트레이를 수용하며, 상기 64개의 반도체 소자들에 대한 테스트-번인 공정을 진행하는 것을 특징으로 하는 테스트-번인 장치.
  6. 제 1 항에 있어서, 상기 반도체 소자는 갈매기 날개형의 반도체 칩 패키지 또는 칩 크기의 반도체 칩 패키지인 것을 특징으로 하는 테스트-번인 장치.
  7. 복수개의 테스트-번인 장치들이 하나의 작업 라인으로 연결되어 각각 서로 다른 테스트-번인 공정을 진행하는 인라인 시스템으로서,
    상기 각각의 테스트-번인 장치는, (a) 복수개의 반도체 소자들을 각각 수납한 복수개의 테스트 트레이들을 이송하는 이송 레일과; (b) 상기 이송 레일에 상기 테스트 트레이를 로딩하기 위한 로딩부와; (c) 상기 이송 레일로부터 상기 테스트 트레이를 언로딩하기 위한 언로딩부와; (d) 상기 이송 레일을 따라 복수개가 설치되고, 각각 상기 테스트 트레이가 이송 레일을 따라 공급되며, 상기 테스트 트레이에 수납된 반도체 소자들과 전기적으로 접속하여 테스트-번인 공정을 진행하는 테스트 헤드들; 및 (e) 상기 이송 레일 및 상기 테스트 헤드들을 둘러싸도록 형성되며, 테스트-번인 공정의 진행시 상기 테스트 헤드들에 소정의 열을 가하는 반응실을 포함하고,
    상기 각각의 테스트-번인 장치에서 각각의 테스트-번인 공정을 모두 완료한 상기 반도체 소자들을 상기 테스트-번인 공정의 결과에 따라 양품과 불량품으로 분류하고 상기 테스트 트레이로부터 여러 개의 디바이스 트레이들로 각각 이송하는 분류부; 및
    상기 테스트-번인 장치의 언로딩부로부터 상기 테스트 트레이를 넘겨받아 다른 테스트-번인 장치의 로딩부 또는 상기 분류부로 이송하는 이송수단;
    을 포함하는 인라인 시스템.
  8. 제 7 항에 있어서, 상기 분류부는 테스트 전의 반도체 소자들을 디바이스 트레이로부터 다시 새로운 테스트 트레이로 이송하는 부분을 더 포함하며, 상기 이송수단은 상기 분류부로부터 새로운 테스트 트레이를 넘겨받아 상기 테스트-번인 장치로 이송하는 것을 특징으로 하는 인라인 시스템.
  9. 제 7 항에 있어서, 상기 각각의 테스트-번인 장치는 상기 테스트 헤드들과 전기적으로 연결되어 테스트-번인 공정을 제어하고 테스트 신호를 입출력하는 제어부와 상기 테스트 헤드의 열을 식히기 위한 열교환부를 가지는 하나 이상의 메인 프레임을 더 포함하는 것을 특징으로 하는 인라인 시스템.
  10. 제 7 항에 있어서, 상기 각각의 테스트-번인 장치는 4개의 테스트 헤드들을 포함하며, 상기 각각의 테스트 헤드는 각각 64개의 반도체 소자들을 수납하고 있는 테스트 트레이에 대한 테스트-번인 공정을 진행하는 것을 특징으로 하는 인라인 시스템.
  11. 제 7 항에 있어서, 상기 반도체 소자는 갈매기 날개형의 반도체 칩 패키지 또는 칩 크기의 반도체 칩 패키지인 것을 특징으로 하는 인라인 시스템.
  12. 제 7 항에 있어서, 상기 각각의 테스트-번인 장치는 DC 테스트를 포함한 번인, 상온 테스트, 핫 소트 테스트 중에서 어느 한 테스트-번인 공정을 수행하는 것을 특징으로 하는 인라인 시스템.
  13. 제 7 항에 있어서, 상기 분류부는 마킹부 및 외관 검사부와 연결되며, 상기 분류부에서 양품으로 분류된 반도체 소자들을 수납하고 있는 디바이스 트레이들이 상기 마킹부와 상기 외관 검사부로 공급되는 것을 특징으로 하는 인라인 시스템.
  14. 제 7 항에 있어서, 상기 분류부에서 불량품으로 분류된 반도체 소자들은 상기 디바이스 트레이로부터 재테스트용 트레이로 수납되며, 다시 상기 인라인 시스템의 테스트-번인 장치들로 공급되어 재테스트 되는 것을 특징으로 하는 인라인 시스템.
  15. 제 7 항에 있어서, 상기 인라인 시스템은,
    상기 각각의 테스트-번인 장치를 네트워크로 연결한 컴퓨터;
    를 더 포함하며, 상기 각각의 테스트-번인 장치에서 수행된 테스트-번인 공정의 결과는 상기 네트워크를 통하여 각각 상기 컴퓨터로 전송되는 것을 특징으로 하는 인라인 시스템.
  16. 제 15 항에 있어서, 상기 각각의 테스트-번인 공정의 결과는 각각의 테스트 트레이 지도에 기록되며, 하나의 테스트 트레이 지도는 테스트 트레이 한 개에 대응하고, 상기 테스트 트레이에 수납된 반도체 소자들의 테스트-번인 결과가 각각 대응하여 기록되는 것을 특징으로 하는 인라인 시스템.
  17. 제 16 항에 있어서, 상기 테스트 트레이 지도는 각각의 테스트 트레이가 상기 인라인 시스템에 공급될 때 생성되며, 상기 테스트 트레이가 각각의 테스트-번인 공정을 완료할 때마다 그 테스트-번인 결과를 기록한 특정 파일명의 테스트 트레이 지도가 하나씩 생성되는 것을 특징으로 하는 인라인 시스템.
  18. 제 17 항에 있어서, 상기 테스트 트레이에는 각각 서로 다른 테스트 트레이마다 서로 다른 이진 조합을 나타내는 복수개의 ID 구멍들이 형성되어 있고, 상기 테스트 트레이 지도는 상기 ID 구멍들을 인식하여 파일명과 함께 자동으로 생성되는 것을 특징으로 하는 인라인 시스템.
  19. 제 17 항에 있어서, 상기 컴퓨터는 상기 분류부와 네트워크로 연결되며, 상기 각각의 테스트 트레이 지도에 기록된 테스트-번인 공정의 결과들은 자동 연산에 의하여 최종 분류 지도를 생성한 후, 상기 분류부로 전송되는 것을 특징으로 하는 인라인 시스템.
  20. 제 19 항에 있어서, 상기 최종 분류 지도에 의하여 불량품으로 분류된 반도체 소자들은 재테스트용 트레이에 수납되어 다시 상기 인라인 시스템에 공급되며, 각각의 재테스트-번인 공정을 완료할 때마다 그 결과를 기록한 재테스트 트레이 지도들은 자동 연산에 의하여 재테스트에 따른 최종 분류 지도를 생성하고, 두 개의 최종 분류 지도들이 최종 테스트 결과에 대한 정보들을 포함하는 누적 지도 파일을 생성하는 것을 특징으로 하는 인라인 시스템.
  21. 반도체 소자의 테스트-번인 방법으로서,
    (a) 각각 복수개의 반도체 소자들을 수납하고 있는 복수개의 테스트 트레이들을 제 1 테스트-번인 장치에 제공하는 단계;
    (b) 상기 제 1 테스트-번인 장치에서 상기 반도체 소자들에 대한 제 1 테스트-번인 공정을 진행하는 단계;
    (c) 상기 제 1 테스트-번인 장치로부터 제 2 테스트-번인 장치로 상기 테스트 트레이들을 자동으로 이송하는 단계;
    (d) 상기 제 2 테스트-번인 장치에서 상기 반도체 소자들에 대한 제 2 테스트-번인 공정을 진행하는 단계;
    (e) 상기 제 2 테스트-번인 장치로부터 제 3 테스트-번인 장치로 상기 테스트 트레이들을 자동으로 이송하는 단계;
    (f) 상기 제 3 테스트-번인 장치에서 상기 반도체 소자들에 대한 제 3 테스트-번인 공정을 진행하는 단계;
    (g) 상기 제 3 테스트-번인 장치로부터 분류부로 상기 테스트 트레이들을 자동으로 이송하는 단계; 및
    (h) 상기 각각의 테스트-번인 결과에 따라 상기 테스트 트레이들의 반도체 소자들을 여러 개의 디바이스 트레이로 각각 분류하는 단계;
    를 포함하는 테스트-번인 방법.
  22. 제 21 항에 있어서, 상기 (b)의 제 1 테스트-번인 단계와 상기 (d)의 제 2 테스트-번인 단계는 번인 또는 상온 테스트를 수행하는 단계인 것을 특징으로 하는 테스트-번인 방법.
  23. 제 21 항에 있어서, 상기 (f)의 제 3 테스트-번인 단계는 핫 소트 테스트를 수행하는 단계인 것을 특징으로 하는 테스트-번인 방법.
  24. 제 22 항에 있어서, 상기 번인 단계는 DC 테스트 단계를 더 포함하는 것을 특징으로 하는 테스트-번인 방법.
  25. 제 21 항에 있어서, 상기 (b), (d), (f)의 테스트-번인 단계는 상기 각각의 테스트-번인 공정이 완료될 때마다 그 결과를 기록한 특정 파일명의 테스트 트레이 지도를 각각 하나씩 생성하는 단계를 더 포함하는 것을 특징으로 하는 테스트-번인 방법.
  26. 제 25 항에 있어서, 상기 (h)의 분류 단계는 상기 각각의 테스트 트레이 지도에 기록된 테스트-번인 공정의 결과들이 자동 연산된 최종 분류 지도를 전송받고, 그 최종 분류 지도에 따라 상기 반도체 소자들을 분류하는 것을 특징으로 하는 테스트-번인 방법.
  27. 제 21 항에 있어서, 상기 테스트-번인 방법은,
    (i-1) 상기 (h)의 분류 단계에서 양품으로 분류된 반도체 소자들을 마킹부와 외관 검사부로 이송하는 단계;
    를 더 포함하는 것을 특징으로 하는 테스트-번인 방법.
  28. 제 21 항에 있어서, 상기 테스트-번인 방법은,
    (i-2) 상기 (h)의 분류 단계에서 불량품으로 분류된 반도체 소자들을 재테스트를 위하여 다시 상기 (b)의 제 1 테스트-번인 단계로 제공하는 단계;
    를 더 포함하며, 상기 (i-2) 단계는 상기 (b), (d), (f)의 테스트들을 통하여 얻은 결과를 알고 있는 상태로 이루어지는 것을 특징으로 하는 테스트-번인 방법.
  29. 제 28 항에 있어서, 상기 (i-2)의 재테스트용 반도체 소자들의 제공 단계는 상기 (h)의 분류 단계에서 디바이스 트레이에 수납된 반도체 소자들을 재테스트용 트레이에 이송한 후, 상기 재테스트용 트레이를 상기 (b)의 제 1 테스트-번인 단계에 제공하는 단계인 것을 특징으로 하는 테스트-번인 방법.
KR1019980020842A 1997-12-26 1998-06-05 테스트-번인 장치, 그 테스트-번인 장치를 이용한 인라인시스템 및 그 시스템을 이용한 테스트 방법 KR100524632B1 (ko)

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