JPH11202023A - テスト−バーンイン装置、それを用いたインラインシステム及びそのインラインシステムを用いたテスト方法 - Google Patents
テスト−バーンイン装置、それを用いたインラインシステム及びそのインラインシステムを用いたテスト方法Info
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- JPH11202023A JPH11202023A JP10196846A JP19684698A JPH11202023A JP H11202023 A JPH11202023 A JP H11202023A JP 10196846 A JP10196846 A JP 10196846A JP 19684698 A JP19684698 A JP 19684698A JP H11202023 A JPH11202023 A JP H11202023A
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Abstract
全般を飛躍的に改善すること。 【解決手段】 移送レール38、複数のテストヘッド2
3、反応室32、ローディング部34およびアンローデ
ィング部36を備え、テストトレー10だけを用いて半
導体チップパッケージ素子の各種電気的テストとバーン
インを行えるようにテスト−バーンイン装置100a、
100b、100cが構成される。各装置100a、1
00b、100cでのテスト結果であるテストトレー地
図を作成し、これらから最終分類地図を作成し、この最
終分類地図に基づき、すべてのテストの完了後に一括し
て半導体チップパッケージ素子の分類と再テストを行
う。
Description
子のテスト装置及びテスト方法に関し、より詳しくは、
半導体チップパッケージをテストするためのテスト−バ
ーンイン装置と、その装置を用いたインラインシステム
及びそのインラインシステムを用いたテスト方法に関す
るものである。
は、大別すると、ウェーハ製造、パッケージ組立て及び
バック−エンド(back-end)工程に区分される。ウェーハ
製造工程は、シリコンのような半導体物質を薄くて丸い
板に加工し、その内部又は表面に多数の回路を形成する
一連の操作をいう。このようにウェーハが製造される
と、ウェーハから個別半導体チップを分離し、信号伝達
経路及び作動環境を構築するためにパッケージの形態に
組立てることになる。バック−エンド工程は、様々なテ
スト工程及び分類工程を含む。テスト工程では、パッケ
ージ素子が確かに動作するかを調べるためにその特性を
検査し、分類工程では、テスト結果によるパッケージ素
子の分類が行われる。
工程(80)は、4回のテスト段階(81、82、8
3、84)、3回の分類段階(91、92、93)、マ
ーキング(85)、外観検査(86)、包装(87)及
び入庫(88)段階を含む。4回のテスト段階は、例え
ばDCテスト(81)、バーンイン(82)、常温テス
ト(83;room/cold test)及びホットソートテスト
(84;hot sort test )である。
(89)がバック−エンド工程(80)に投入される
と、まずDCテスト(81)をする。DCテスト(8
1)は、パッケージ組立て工程で発生した電気的不良、
例えば開放/短絡(open/short)等を検出するためのも
のである。不良と判定されたパッケージ素子は、1次分
類段階(91)で除去され、良品は、バーンイン段階
(82)に移送される。DCテスト段階(81)のパッ
ケージ素子は、デバイストレーに収納された状態であ
る。一方、DCテスト後、良品と判定されたパッケージ
素子は、1次分類段階(91)でデバイストレーからバ
ーンインボードに移される。また、バーンインボードに
載置されたままバーンイン段階(82)に供給される。
良を予め除去するためのものであって、特定時間高温の
熱と電気的信号を用いたストレスを製品に加えることに
なる。バーンイン(82)が終わった後、バーンインボ
ードは、さらに1次分類段階(91)に戻り、バーンイ
ンボードのパッケージ素子はバーンイン結果により分類
される。すなわち、バーンインボードからさらにデバイ
ストレーに移され、次のテスト段階(83)に送られ
る。図1では、1次分類段階(91)が1つのブロック
で図示されているが、当業者に周知のように、実際には
多数の細部工程が1次分類段階(91)で同時に進行さ
れる。すなわち、1次分類段階(91)においては、デ
バイストレーからバーンインボードへのパッケージ素子
の移動、バーンインボードからデバイストレーへのパッ
ケージ素子の移動、DCテスト後の不良素子の除去、バ
ーンイン後のパッケージ素子の分類等が行われる。ま
た、大部分の場合、1次分類(91)とDCテスト(8
1)は、同一の設備内で行われる。
スト(83)である。上述したように、パッケージ素子
はデバイストレーに収容されており、ハンドラ(handle
r) によりテストトレーに移される。常温テスト(8
3)は、約25℃又は0℃以下で実施され、DC不良又
は機能不良等を検査する。常温テスト(83)が完了し
たパッケージ素子は、テスト結果により分類され、テス
トトレーからデバイストレーに移送される。この段階が
2次分類段階(92)であり、常温テスタ(room/cold t
ester)のハンドラにより行われる。テスタに備えられて
いるテストトレーは、パッケージ素子をテスタの接続部
に移送し、テストが終わった後、さらにハンドラ側に移
送する役割をする。一方、デバイストレーは、2つのテ
スタの間でパッケージ素子の移送を担当する。
ッケージ素子は、デバイストレーに載置されたままホッ
トソートテスト(84)に移送される。ホットソートテ
スト(84)は、当業者に周知のように、高温性不良を
除去するため、約83℃でテストが実施され、電気的特
性及び機能的特性を検査し、製品の速度を決定する。ホ
ットソートテスト(84)は、常温テスト(83)と同
様に、デバイストレーからテストトレーに、またテスト
トレーからデバイストレーにパッケージ素子を移送する
追加段階を必要とする。この際も、テスタのハンドラに
より行われる。また、ホットソートテスト(84)後の
3次分類工程(93)もトレー間のパッケージ素子の移
送と同時に、ハンドラにより行われる。
従来のテスタは、純粋なテスト工程以外に、パッケージ
素子のトレー間移送を担当する追加設備、即ちハンドラ
を必要とする。しかしながら、各テスト段階毎に複雑に
行われるハンドラの作用は、テスト工程の効率を下げる
だけでなく、テストそれ自体には全く意味のないもので
ある。また、ハンドラ自体が占有している空間、及びパ
ッケージ素子の移送、分類にかかる時間は、テスト自体
の効率を低下させるだけでなく、インラインシステムの
構築も困難にする。さらに、パッケージ素子をトレー間
で頻繁に移送する場合、物理的損傷が生じやすくて外観
不良と処理されるおそれが多い。そこで、バック−エン
ド工程全般の低費用及び高生産性が要求されている。
れて行われることにより、従来の再テスト工程も各テス
ト段階別に行われてきた。また、一連のテスト段階の進
行の際、製品を管理するため、且つテスト結果を効率的
に集計するため、Lot ID番号を使用するが、従来の場
合は、パッケージ素子が新たにバック−エンド工程に供
給される時、作業者によりLot ID番号が付与された。
このLot ID番号は、作業者によりLot カードに記録さ
れ、各テスト段階毎にテスト結果を記録し集計する作業
も作業者により行われてきた。以上より、従来の分類工
程、再テスト工程及びデータ管理システム等は、非効率
性を抱いている。従って、多数の段階の分類工程を1つ
に統合し、再テスト方式を一括テスト方式に変更し、デ
ータ管理の自動化を図る必要がある。
ように、テスト周波数が遅く、低い精密度を有する。ま
た、バーンイン装置は、一般的なテスタに比べて長いシ
リアルスキャニング時間(serial scanning time)を有す
る。例えば、JEC社製のモデルMBTP1700S
は、テスト周波数が最大4MHz、変調時間が約50n
sと長いサイクルを有するため、バーンインと一緒に、
グロスファンクションテスト(gross function test) 又
はロングサイクルテスト(long cycle test) 等のテスト
を行うことができる。しかしながら、常温テスト又はホ
ットソートテストのように短いサイクルを要求するテス
ト項目は収容することができない。バーンイン装置のテ
スト周波数が遅い理由は、テスト信号がバーンボード上
に設けられた回路パターンを介して列単位又は行単位で
パッケージ素子に並列的に印加されるからである。これ
により、特定パッケージ素子にテスト信号を印加するこ
とが難しくなる。
間を必要とするという深刻な問題がある。すなわち、純
粋なバーンイン時間以外にも、バーンインボードとデバ
イストレー間にパッケージ素子をローディング/アンロ
ーディングする時間、バーンインボードをバーンイン装
置にローディング/アンローディングする時間、温度を
昇降させる時間、バーンイン工程又はバーンインボード
に印加される信号をチェックする時間等が必要であるた
め、大きな時間的損失が発生することになる。バーンイ
ンボードのローディング/アンローディングを自動化す
ることも考えられるが、これは手作業に比べて生産性が
劣るため、現在としては非現実的である。一方、半導体
チップパッケージ素子の種類によって高価な消耗型バー
ンインボードとソケットが各々必要であるため、経済性
の観点からも深刻な問題がある。
めとして各種テストを同一のテスト装置で選択的に行う
ことができるテスト装置を提供することにある。本発明
の他の目的は、バック−エンド工程全般のインラインシ
ステムを提供することにある。本発明のさらに他の目的
は、テスト工程全般の段階数及び所要時間を低減するこ
とにある。本発明のさらに他の目的は、テスト工程にお
いてトレー間のパッケージ素子の移動をなくし、テスト
トレーだけによる直接移送方式を実現することにある。
本発明のさらに他の目的は、テストトレー地図を用いて
データ処理を自動化し、分類工程を統合するだけでな
く、一括再テスト方式を実現することにある。
的を達成するため、本発明は、半導体素子のテスト−バ
ーンイン装置と、その装置を用いたインラインシステム
及びそのシステムを用いたテスト−バーンイン方法を提
供する。本発明のテスト−バーンイン装置は、テストト
レーに収納された半導体素子と電気的に接続してテスト
−バーンイン工程を実施する複数個のテストヘッドを含
む。テストトレーは、移送レールに沿って各々のテスト
ヘッドに順次供給され、テストトレーのローディング、
アンローディングには、各々ローディング部と、アンロ
ーディング部が使用される。テストヘッドを取り囲んで
いる反応室は、テスト−バーンイン工程を実施する間、
テストヘッドに所定の熱を加える。
のメインフレームをさらに含み、メインフレームは、テ
ストヘッドと電気的に連結されてテスト−バーンイン工
程を制御し且つテスト信号を入出力する制御部と、テス
トヘッドの熱を冷やすための熱交換部とを含む。
4つのテストヘッドを含むことが好ましいし、各々のテ
ストヘッドは、64個の半導体素子を収納するテストト
レーを収容することができる。また、本発明のテスト−
バーンイン装置では、鴎の羽根形状の半導体チップパッ
ケージ又はチップサイズの半導体チップパッケージが好
ましく使用することができる。
明によるテスト−バーンイン装置が1つの作業ラインに
て複数個連結されて各々相違するテスト−バーンイン工
程を実施するシステムである。従って、本発明のインラ
インシステムに属する各々のテスト−バーンイン装置
は、前記したテスト−バーンイン装置の特徴を各々又は
全部含むことができる。
分類部と移送手段が包含される。分類部は、各々のテス
ト−バーンイン装置で各々のテスト−バーンイン工程を
全部完了した半導体素子をテスト−バーンイン工程の結
果により良品と不良品に分類し、テストトレーから複数
個のデバイストレーに各々移送するところである。移送
手段は、テスト−バーンイン装置のアンローディング部
からテストトレーを受けて他のテスト−バーンイン装置
のローディング部又は分類部に移送する。
ストレーから再び新たなテストトレーに移送する部分を
さらに含むことができ、移送手段は、分類部から新たな
テストトレーを受けてテスト−バーンイン装置に移送す
ることができる。本発明によるインラインシステムの好
ましい例は、分類部がマーキング部及び外観検査部に連
結されることである。この際、分類部で良品と分類され
た半導体素子を収納しているデバイストレーは、マーキ
ング部及び外観検査部に供給され、分類部で不良品と分
類された半導体素子は、デバイストレーから再テスト用
トレーに収納されて再びインラインシステムのテスト−
バーンイン装置に供給されて再テストされる。
は、各々のテスト−バーンイン装置をネットワークで連
結したコンピュータをさらに含むことが好ましい。従っ
て、各々のテスト−バーンイン装置で行われたテスト−
バーンイン工程の結果がネットワークを介して各々コン
ピュータに伝送される。さらに、各々のテスト−バーン
イン工程の結果は、各々のテストトレー地図に記録さ
れ、1つのテストトレー地図は、1つのテストトレーに
対応し、テストトレーに収納された半導体素子のテスト
−バーンイン結果が各々対応して記録される。
可能にするテストトレー地図は、各々のテストトレーが
インラインシステムに供給される時に生成され、テスト
トレーが各々のバーンイン工程を完了する時毎にそのテ
スト−バーンイン結果を記録した特定ファイル名のテス
トトレー地図が1つずつ生成される。テストトレーに
は、テストトレー毎に相違する2進組合わせを示す複数
個のID孔が形成され、テストトレー地図は、このID
孔を認識してファイル名と一緒に自動で生成することが
できる。
ークで連結され、各々のテストトレー地図に記録された
テスト−バーンイン工程の結果は、自動演算により最終
分類地図を生成した後、分類部に伝送される。そして、
この最終分類地図により不良品と分類された半導体素子
は、再テスト用トレーに収納されて再びインラインシス
テムに供給される。そして、各々の再テスト−バーンイ
ン工程を完了する時毎にその結果を記録した再テストト
レー地図は自動演算により再テストによる最終分類地図
を生成する。この最終分類地図と前記1回目の最終分類
地図の2つの最終分類地図は最終テスト結果に対する情
報を含む累積地図ファイルを生成することになる。
(a)各々複数個の半導体素子を収納している複数個の
テストトレーを第1テスト−バーンイン装置に供給する
段階と、(b)第1テスト−バーンイン装置で半導体素
子に対する第1テスト−バーンイン工程を実施する段階
と、(c)第1テスト−バーンイン装置から第2テスト
−バーンイン装置にテストトレーを自動で移送する段階
と、(d)第2テスト−バーンイン装置で半導体素子に
対する第2テスト−バーンイン工程を実施する段階と、
(e)第2テスト−バーンイン装置から第3テスト−バ
ーンイン装置にテストトレーを自動で移送する段階と、
(f)第3テスト−バーンイン装置で半導体素子に対す
る第3テスト−バーンイン工程を実施する段階と、
(g)第3テスト−バーンイン装置から分類部にテスト
トレーを自動で移送する段階と、(h)各々のテスト−
バーンイン結果によりテストトレーの半導体素子を複数
のデバイストレーに各々分類する段階とを含む。
ーンイン段階と前記(d)の第2テスト−バーンイン段
階は、バーンイン又は常温テストを行う段階であり、前
記(f)の第3テスト−バーンイン段階は、ホットソー
トテスト段階である。また、バーンイン段階は、DCテ
スト段階をさらに含むことができる。
ト−バーンイン段階は、前記各々のテスト−バーンイン
工程が完了する時毎にその結果を記録した特定ファイル
名のテストトレー地図を各々1つずつ生成し、前記
(h)の分類段階は、各々のテストトレー地図に記録さ
れたテスト−バーンイン工程の結果が自動演算された最
終分類地図が伝送され、その最終分類地図によって前記
半導体素子を分類する。
段階で良品と分類された半導体素子をマーキング部及び
外観検査部に移送する段階と、分類段階で不良品と分類
された半導体素子を再テストするため、再び第1テスト
−バーンイン段階に供給する段階とをさらに含むことが
できる。後者の場合、分類段階でデバイストレーに収納
された半導体素子は再テスト用トレーに移送された後、
第1テスト−バーンイン段階に供給される。
の実施形態を詳しく説明する。明細書全般において、同
一の参照符号は、同一の構成要素を示す。半導体素子に
要求される各種テストは、本発明によるテスト装置を用
いて行われる。特に、本発明のテスト装置は、DCテス
ト、常温テスト及びホットソートテストのような典型的
なテストだけでなく、バーンインさえも行うことができ
る。従って、以下では、本発明のテスト工程を、テスト
−バーンイン工程と呼ぶことにする。また、本発明のテ
スト装置は、テスト−バーンイン装置(test and burn-i
n test) と呼ぶ。本発明の装置及び方法を説明するに先
だって、まず、本発明に使用されるテストトレーに関し
て説明する。
の斜視図であり、図3は、図2に図示したテストトレー
のインサートを分解して示す斜視図である。図2及び図
3を参照すると、テストトレー10は、トレー枠14に
複数のインサート(insert)12がネジのような締結手段
11により取付けられた構造を有する。例えば、本実施
形態では、64個のインサート12が列方向と行方向に
各々8つずつトレー枠14に取付けられる。図2では、
テストトレー10の1/2だけを図示した。64個のイ
ンサート12を有するテストトレー10が本発明に好ま
しく使用することができるが、128個又は512個の
インサートを有するテストトレーの使用も可能である。
ップパッケージを収容する。図2及び図3に図示された
トレー10は、特にパッケージリードが鴎の羽根タイプ
で折り曲げられたQFP(quad flat package) 又はTS
OP(thin small outline package)に主に使用される。
一方、最近新たに開発され注目されているμ−BGA(m
icro ball grid array) のようなチップサイズのパッケ
ージ(chip scaled package;CSP)も、本発明のテス
トトレーに適用することができる。即ち、本テストトレ
ーは、パッケージ素子の種類によって多様に設計される
ことができる。図2の参照符号14aは、トレーID番
号を登録する時に使用されるID孔であり、これについ
ての詳細は後述する。
体部15と押圧板17とで構成される。押圧板17は、
スプリング18のような弾性手段が介在された状態で胴
体部15の上側に嵌合される。胴体部15の中央に位置
した矩形の収納板13は、パッケージ素子(図示せず)
がインサート12に収納される際、パッケージ素子の裏
面を支持するためのものである。収納板13のコーナ部
分は、胴体部15に連結される。収納板13の端部と胴
体部15との間には、接続通路19が形成され、この接
続通路19を介してパッケージ素子のリード(図示せ
ず)が裏面に露出されてテスタの接続部に接続される。
は、ラッチ16が形成されており、各々のラッチ16
は、その下部部分から収納板13側に突出したフック1
6aを有する。フック16aの中央部は、胴体部15と
軸(図示せず)で取付けられていて、軸を中心として所
定の角度に上下に回転が可能であり、弾性体(図示せ
ず)が介在されていて、外力が作用しない時はラッチ1
6が上側に回転して上側に突出されている。このような
ラッチ16の構造は、インサート12にパッケージ素子
を容易に収納させるためのものである。
ある。まず、押圧板17を上側から押圧すると、押圧板
17の下面に接しているラッチ16も下方に押圧され
る。従って、フック16aは、上側に回転しつつ、パッ
ケージ素子の収納空間を十分に提供することになる。パ
ッケージ素子を収納板13に搭載させた後、押圧板17
を押圧していた力を除去すると、押圧板17はスプリン
グ18の弾性力により上側に戻る。ラッチ16も同様に
元の位置に復元され、フック16aは下向きに回転しつ
つ、パッケージ素子の上部を押圧する。従って、パッケ
ージ素子は、インサート12から離脱することなく、固
定されることになる。パッケージ素子をインサート12
から取り出す方法も同様である。
明のテスト−バーンイン装置に使用される。図4は、本
発明によるテスト−バーンイン装置の一実施形態を示す
概略図である。図4を参照すると、テスト−バーンイン
装置100は、複数のテストトレー10を移送するため
の移送レール38を含む。各々のテストトレー10は、
テストすべき半導体チップパッケージ素子を搭載してい
ることは勿論である。また、テスト−バーンイン装置1
00は、各々移送レール38の両端に形成されたローデ
ィング部34とアンローディング部36とを含む。ロー
ディング部34は、テストされるべきテストトレー10
aを移送レール38にローディングし、アンローディン
グ部36は、テストされたテストトレー10bをアンロ
ーディングする。移送レール38を取り囲んでいる反応
室32には、4つのテストヘッド23が所定の間隔をお
いて設置される。反応室32は、テスト種類によって適
切な熱をテストヘッド23に加えることになる。
ム21に連結される。メインフレーム21は、制御部2
5、熱交換部27及び電源供給部29等を含む。制御部
25は、テストヘッド23でなされるすべてのテスト過
程を制御し、テスト信号を入出力する部分であり、電源
供給部29は、テストヘッド23に電源を供給する部分
である。制御部25と電源供給部29は、ケーブル24
によりテストヘッド23に連結される。一方、ホース2
6によりテストヘッド23に連結された熱交換部27
は、テストヘッド23に冷却水を供給して熱を冷やす作
用をする。参照符号40は、テストトレー10、10
a、10bをアンローディング部36から供給される
か、ローディング部34に供給する、例えばカート(car
t)のような移送手段である。
は、テスト−バーンイン前のテストトレー10aを移送
レール38にローディングするローディング部34が設
置され、他方には、テスト−バーンイン反応室32でテ
スト−バーンイン工程が完了したテストトレー10bを
移送レール38からアンローディングするアンローディ
ング部36が設置される。ローディング部34は、テス
ト−バーンイン反応室32と連結されるローディング室
と、ローディング室からテストトレー10を移送レール
38のローディング位置に移送するためのローダとを含
む。一方、アンローディング部36は、テスト−バーン
イン反応室32と連結されるアンローディング室と、テ
スト−バーンイン反応室32でテスト−バーンイン工程
が完了したテストトレーを移送レール38のアンローデ
ィング位置からアンローディング室に移送するためのア
ンローダとを含む。
0は、同時に256個のパッケージ素子をテストするこ
とができる。これは、テスト−バーンイン装置100が
4つのテストヘッド23を有しており、各々のテストヘ
ッド23に64個の素子を搭載しているテストトレー1
0が供給されるからである。しかしながら、本発明のテ
スト−バーンイン装置が一度にテストできるパッケージ
素子の数は256個に限定されるものではない。テスト
ヘッド23の個数を変更したり、トレー10当たり収納
される素子の個数を変更し調節したりすることができる
からである。本実施形態のテスト−バーンイン装置10
0は1つのメインフレーム21と1つの反応室32とを
含んでいるが、例えば、2つのメインフレームと2つの
反応室、又は1つのメインフレームと2つの反応室等の
配置も可能である。
を説明すると、まずテストされるべきパッケージ素子を
搭載しているテストトレー10aが移送手段40により
ローディング部34に移送される。ローディング部34
は、テストトレー10aを順に移送レール38のローデ
ィング位置にローディングし、テストトレー10は各々
のテストヘッド23の上部に移送されて整列される。次
に、テストトレー10の半導体チップパッケージ素子と
テストヘッド23の接続部(図示せず)が互いに電気的
に接続され、所定のテスト−バーンイン工程が実施され
る。テスト−バーンイン工程が完了すると、テストトレ
ー10は移送レール38に沿ってアンローディング部3
6側に移動して積載され、アンローディング部36に積
載されたテストトレー10bは、移送手段40により次
の工程に移送される。
−バーンイン装置の特徴の1つは、テスト工程において
従来のデバイストレーの使用を排除し、テストトレーだ
けを使用することができるという点である。そして、デ
バイストレーの排除は、従来のハンドラの必要性をなく
すので、本発明のテスト−バーンイン装置は、従来のハ
ンドラが占有していた空間を不要とし、装置のサイズを
低減することができる。また、ハンドラがトレーを取り
扱った時間だけテスト時間が減少する。本発明のテスト
−バーンイン装置の他の特徴は、各種電気的テストだけ
でなく、バーンインを選択的に行うことができるという
点である。これは、テスト信号がパッケージ素子に独立
的に印加される方式であるので可能である。また、これ
らの特徴は、本発明においてさらに他の重要な特徴、即
ちテスト工程段階の縮小、バック−エンド工程全般のイ
ンライン化を可能にする要因として作用する。これらに
ついては、後述する。
ン又はホットソートテストのような高温工程を行うか、
低温工程を行う場合、本発明のテスト−バーンイン装置
100は、予熱部35と予冷部37を選択的に含むこと
ができる。各々テストされる前に予め熱を加えるか冷や
す予熱部35と予冷部37は、図4に示すように、ロー
ディング部34に形成することができ、又は、各々のテ
ストヘッド23に含ませることもできる。
00は、よく知られているように、Schlumberger社製の
テスターモデルを使用することができる。このテスタ
は、基本的に4つのテストヘッドが装着され、1セット
のタイミングボード(timing board)であるピンスライス
ボード(pin slice board) で64並列展開(64 parallel
fan-out) が可能である。従って、同時に256個のパ
ッケージ素子のテスト−バーンインが可能である。一
方、200MHz級のテスト周波数の実現が可能なAP
GIC(algorithmic pattern generator integrated ci
rcuit)とoverall timing accuracy が可能な高速タイミ
ングモジュール(high speed timing module)が既に開発
されており、並列テスト数も64個の並列テストから2
56個の並列テストへ増加しているため、1台のテスト
−バーンイン装置で一度にテスト可能な半導体チップパ
ッケージ素子の数も一層増加すると予想される。
に示すように、インラインシステムを構築することがで
きる。図5は、バック−エンド全般のインラインシステ
ム200の例を示している。図5から明らかなように、
インラインシステム200は、直列に配置された3つの
テスト−バーンイン装置100a、100b、100c
と1つの分類部51とから構成されている。各々のテス
ト−バーンイン装置100a、100b、100cは、
図4に図示されたテスト−バーンイン装置100と実質
的に同一(同一部分に同一符号を付す)であるが、イン
ラインシステム200においてのテスト−バーンイン装
置100a、100b、100cは、各々互いに異なる
テストを独立的に行う。分類部51は、テストトレー1
0bのパッケージ素子をテスト結果によって異なるデバ
イストレー60bに各々分類するところである。一方、
設備間の時間当たり標準生産量(UPH;unit per hou
r)を調節することにより、マーキング部52及び外観
検査部53のようなバック−エンド工程の他の部分まで
も包含させてインラインシステム200を拡張すること
ができる。また、好ましくは、図5に示すように、設備
51、52、53を1つの設備50に統合することもで
きる。
1つ以上の移送手段40を含む。移送手段40として
は、よく知られているように、カート、移送レール、コ
ンベヤベルト及び自動運送手段(AGV;Automated Gu
ide Vehicle )等を使用することができる。移送手段4
0は、1つ以上のテストトレー10を相違する装置に又
は設備間で移送する役目をする。本発明によると、各単
位設備間の時間当たり標準生産量UPHが類似し、設備
の占有空間が縮小され、移送手段の移動距離が短縮され
るため、充分にインラインシステムの構築が可能であ
る。また、テスト工程においてトレー間のパッケージ素
子の移動が不要であり、テストトレーだけによる直接移
送方式の実現が可能である。本発明のインラインシステ
ム200は、図5に示すような配置を有することもでき
るが、例えば全ての設備が一列に並んでいるような配置
も可能である。
のテスト−バーンイン装置100a、100b、100
cは、相違するテストを各々独立的に行う。例えば、順
にDCテスト及びバーンイン、常温テスト、ホットソー
トテストが可能である。各々の装置は、どんなテストで
も行うことができるが、インラインシステム下では、上
記のような手順でテストを実施することが好ましい。し
かしながら、常温テスト、DCテスト及びバーンイン、
ホットソートテストのような手順も可能である。但し、
常温テスト又はホットソートテストのようなテスト項目
がバーンインで行われない限り、バーンインは最終段階
に来ることができない。
ト結果及び情報は、ネットワークを介してコンピュータ
45に送られた後、分類部51に伝達される。図7に図
示されたテストトレー地図120は、各々のテスト結果
及び情報の記録、貯蔵、伝送を可能にするコンピュータ
ファイルの形式である。従って、上記テストトレー地図
120は、"link-chained test tray map"と命名するこ
とができ、これについては後述する。
工程を全部完了した半導体チップパッケージを、テスト
トレー10bからデバイストレー60bに分けて収納す
る。この分類段階は、上述したテストトレー地図に記録
されたテスト結果によって自動的に行われることにな
る。一方、分類部51では、分類工程を行うだけでな
く、新たなパッケージ素子をデバイストレー60aから
テストトレー10aに移送搭載するローディング工程を
同時に行う。図5の分類部51内部に点線にて表示され
た矢印は、半導体チップパッケージ素子の移動を示すも
のである。分類部51では、パッケージ素子のアンロー
ディング(即ち、分類)とローディングが一緒に行われ
ることもあるが(テストトレーを基準としたとき)、多
数のパッケージ素子の単位であるLot 別にテスト工程が
実施される場合は、アンローディングとローディングを
分離することが好ましい。そして、場合によっては、テ
スト−バーンイン装置と分類部の時間当たり標準生産量
(UPH)を合わせるため、2つ以上の分類部を採択す
ることもできる。しかしながら、この場合も、全てのテ
ストが完了された後、一括分類をするという点におい
て、本発明の要旨を逸脱するものではない。
ているデバイストレー60bは、マーキング部52に供
給される。この際、マーキング部52へのデバイストレ
ー60bの移送は、コンベヤベルト、移送レール等の移
送手段(図示せず)により行われ、新たなパッケージ素
子を積載したテストトレー10aは、移送手段40によ
り一番目のテスト−バーンイン装置100aに供給され
る。本発明において、パッケージ素子の2つのトレー間
の移動は、ただ分類部51のみで行われる。この点が、
全てのテスタでパッケージ素子を移動しなければならな
かった従来技術と異なる点である。
利点の1つは、テスト温度を昇降させるに必要な時間を
非常に低減することができるということである。また、
従来のいくらかの分類段階を1つに統合したので、パッ
ケージ素子の分類にかかる時間を短縮させることができ
る。さらに、テスト工程全般の自動化及び工程数の減少
は、パッケージ素子の損傷可能性を低減するとともに、
作業者又は設備との接触による静電気放電の問題を防止
することができる。
ック−エンド全般を示す流れ図である。図6及びインラ
インシステムが図示された図5を参照して、本発明によ
るテスト工程の実施形態を説明する。パッケージ組立て
済みの半導体チップパッケージは、テストトレー10に
積載されたままバック−エンド工程に供給される(7
9)。そして、一番目のテスト−バーンイン装置100
aでDCテスト及びバーンイン71が行われる。次い
で、常温テスト72とホットソートテスト73が、2番
目と3番目のテスト−バーンイン装置100b、100
cで連続的に実施される。この際も、パッケージ素子は
テストトレー10に収納されたままである。
ト工程の流れは上記した通りである。しかしながら、実
際には、複数のテストトレーが複数のテスト−バーンイ
ン装置で同時に各々異なるテスト状態に置かれており、
各々のテストが完了した後、同時に次のテスト段階に移
送される。前述のように、各段階の間でテストトレー1
0、10、10a、10bは移送手段40により移送さ
れる。図6において、参照符号61、62、63、64
は、全部移送手段によるテストトレーの移送を示す。一
方、点線にて示された参照符号65は、デバイストレー
60bの移送を示す。これは、分類部51の機能と関連
があるものであって、前述したが、詳細は後述すること
にする。
御部25と分類部51は、図5に示すように、ネットワ
ークを介してコンピュタ45に接続されている。従っ
て、各装置でのテスト結果は、制御部25を介してコン
ピュータ45に伝送され、テストトレー地図(図7の1
20)に記録されて分類部51に送られる。すると、そ
のテストトレー地図に基づいてテストトレー10bから
デバイストレー60bへのパッケージ素子の移動(即
ち、分類)が行われる。
は、他のデバイストレー60aに搭載されている新たな
パッケージ素子(即ち、新たなlot)を搭載し、再び
DCテスト及びバーンイン段階71に供給される(6
4)。これに対して、分類されたパッケージ素子を収納
しているデバイストレー60bのうち、良品素子のデバ
イストレーは、マーキング(図5の52)に供給されて
マーキング(図6の75)が行われる。
施できる理由の1つ、および分類工程を1つの段階に統
合できる理由の1つは、各々のテスト段階間のパッケー
ジ素子の移送がテストトレー状態で行われるからであ
る。また他の理由は、テストトレー地図を用いたデータ
処理の自動化のためである。図7に、本発明のテスト工
程に使用されるテストトレー地図が図示されている。テ
ストトレー地図120、122、124は、各々のテス
ト結果及び情報が記録され、貯蔵されて伝送されるコン
ピュータファイルの形式である。
明すると、図2に図示されたテストトレー10のID孔
14aを認識してLotID番号を自動で付与すること
から出発する。ID孔14aは、各々穿設されている
か、閉鎖されている多数の孔の2進(binary)組合わせで
あるので、センサがこれを感知した後、コンピュータで
10進(decimal) トレーID番号に変換することは難し
いことではない。従って、ID孔の代わりに、バーコー
ドを使用することもできる。図2には、1つのトレー1
0に12個の孔14aが形成された例を示している。そ
こで、トレーID番号は、0000から4095まで可
能である。すなわち、これは、4096個のテストトレ
ーが使用可能であることを意味する。
ピュータはトレー地図と地図ファイル名を作ることにな
る。地図ファイル名は、上記トレーID番号とLot ID
番号の結合である。トレーID番号は、各々のテストト
レーがバック−エンド工程に供給される時毎に、又は1
番目のテスト−バーンイン装置のローディング部に供給
される時毎に、センサの感知により自動に付与される。
しかしながら、Lot ID番号は、作業者の入力により付
与される。1つのLot には、多数の半導体チップパッケ
ージが含まれ、1つのLot 単位に属するテストトレーも
相当数である。そして、バック−エンド工程は、実際に
巨大Lot 単位に行われるため、Lot ID番号の手動入力
は生産性にほとんど影響を及ぼさない。
に反復的に使用されても、Lot IDが互いに異なるた
め、地図ファイル名の区分が可能になる。地図ファイル
名のいくらかの例が表1に示されている。
ー地図122と第2テストトレー地図124が各々相違
するテスト段階から生成される。2つのテスト結果は、
予め定められた演算方式によって自動に結合、演算され
て最終分類地図を作る。図7では、テスト結果を容易に
比較できるように、第2テストトレー地図124に最終
分類地図を包含させて図示したが(すなわち、各セルの
括弧内にある数字又は記号)、実際には別個のファイル
に生成される。このような最終分類地図により統合され
た分類工程が可能である。
いて詳細に説明する。常温テスト(room/cold or ambien
t test) が先に実施され、ホットソートテストが後で実
施されると仮定する。もちろん、バーンインも別途に実
施されるが、バーンイン結果は、上記の2つのテスト結
果に反映されるものとみなす。上記の2つのテストが各
々完了すると、図7に示すような2つの地図122、1
24が作られ、各々の地図ファイル名は、Lotxxx.Txxxx
A, Lotxxx.TxxxxHになる。ここで、xxx とxxxxは、Lot
ID又はトレー ID 番号を示す。最終分類地図は、Lotxx
x.TyyySに示される。ここで、yyy は、1つのLot に属
するテストトレーの個数である。
ルよりなる。従って、トレー地図1枚は、64個の半導
体チップパッケージを収納する1つのテストトレーに対
応し、各々のセルは、1つの半導体チップパッケージに
該当する。一方、本発明のテスト−バーンイン装置が4
つのテストヘッドを含む場合、テストヘッド1つ当たり
テストトレー1つずつが収容されるので、トレー地図
も、図7に示すように、4枚よりなる。テストトレー地
図122、124のセル毎に記入された数字は、各々対
応するパッケージ素子のテスト結果を意味するものであ
って、各々" Φ"は、ソケット−オフ(socket-off)、"
1〜3" は良好、" 4〜7" は特定テスト項目の不
良、" 8" は、開放又は短絡、" 21" は、特定顧客の
ためのテスト項目であって、ソフトビン(soft bin)製品
を意味する。
属したセルは、" (行、列)I "に指定し、第2テスト
トレー地図124に属したセルは、" (行、列)II "に
指定して説明する。同一の(行、列)に指定されたセル
は、同一のパッケージ素子の他のテストによる結果を意
味する。
を使用した分類工程は、テストされる半導体チップパッ
ケージの特性によるプログラムにより実施される。も
し、(行、列)Iと(行、列)IIに記録された数字が同
一である場合、対応するパッケージ素子のテスト結果
は、その数字が意味するものに確定される。例えば、
(3、5)Iと(3、5)IIに記録された数字は、いず
れも" 1" であるので、テストトレーの3番目の列、5
番目の行に位置したパッケージ素子は良品である。ま
た、(4、2)Iと(4、2)IIの数字は、" 8" であ
るので、対応するパッケージ素子は2つのテスト段階で
全部開放又は短絡され、最終分類段階で除去されるか、
再テストされる(このように、両方のテストシステムで
全部不良の結果が得られた場合、最終分類地図には" R
3"が表示される)。(5、3)の" 4" 、(5、6)
の" 5" 、(8、3)の" 6" も同様である。
された数字が互いに異なる場合、対応するパッケージ素
子は再テストされるか、良品と判定されるか、当業界の
公知概念であるビングレードダウン(bin grade down;B
GD) 製品に区分される。例えば、(5、1)Iが特定
項目の不良を意味する" 5" であり、(5、1)IIが良
好を意味する" 3" である場合、最終分類地図には、1
番目のテスト段階の再テストを意味する" R1"が表示さ
れる。また、(2、1)Iは、" Φ" であって、ソケッ
ト−オフであり、(2、1)Iは、" 2" であって、良
品である場合、同様に1番目の段階で再テストされるは
ずである。もし、(6、5)Iが良品であるが、(6、
5)IIが" 8" であって不良である場合、最終分類地図
には" R2"が表示され、2番目の段階で再テストされる
はずである。(3、8)も同様の場合である。もし、特
定顧客のための特定項目の不良である(1、3)Iが
(1、3)IIの" 2" のように良品と判定される場合、
この製品は特定顧客でない他の顧客のための製品(TII
I )に分類される。一方、(6、1)Iが" 5" であ
り、(6、1)IIが" 2" である場合には、再テストを
行うことなく、BGD製品に分類される。
式をも変化させる。すなわち、従来の再テスト方式は、
各々の分類段階以後に同一のテスタとハンドラによりさ
らに再テストが反復的に実施されてきた。しかしなが
ら、本発明による再テスト方式は、一括分類以後に同一
の不良結果を有する製品同士を集めて一度に再テストす
ることが可能になる。又は、不良の種類に関係なく、す
なわちR1 、R2 、R3に関係なく、全ての不良品に対
して一括再テストを行うことも可能である。場合によっ
ては上記の2つの方式の中から1つを選択することにな
る。本発明による再テスト方式、特に後者の一通りは次
のようである。
イストレーに移される。そして、1つのLot に対する全
ての工程が終了すると、それらはさらに再テスト用トレ
ーに収納される。再テスト用トレーに対応するトレー地
図の生成時には、以前のテストでの不良の種類に関する
情報が記録される。再テストトレーは、一般テストトレ
ーと同一の形態を有するが、容易に両者を識別すること
ができるように相違する色を使用することができる。再
テスト用トレーがテスト工程に投入されると、不良の種
類に関係なく再び一連のテスト工程が実施される。
うに定めることができる:Lotxxx.Rxxxx, Lotxxx.Rxxxx
A, Lotxxx.RxxxxH, Lotxxx.RzzzS。ここで、zzz は、1
つのLot に属する再テスト用トレーの個数である。再テ
ストによる最終分類地図(Lotxxx.RzzzS)が作られる
と、2つの最終分類地図(Lotxxx.TyyySとLotxxx.Rzzz
S)は、自動に累積地図ファイル(Lotxxx.F***S、ここ
で* はy とz の合である)を生成する。最終的に貯蔵さ
れるデータファイル様式は、Lotxxx.F***Fであり、これ
は、累積された歩留りデータを含む2回のテスト結果に
対する情報を包含することになる。
の実施形態を図8を参照して説明する。本実施形態のテ
スト−バーンイン装置300は、上述した図4の装置1
00と非常に類似な構造を有する。しかしながら、本実
施形態のテスト−バーンイン装置300は、前記実施形
態とは異なり、テストヘッド23の数が8つであり、メ
インフレーム21と反応室32が各々2つずつ含まれ
る。さらに、ローディング部134とアンローディング
部136は、移送レール38の一方の端部に上下に形成
される。図8では、ローディング部134とアンローデ
ィング部136が互いに隣に形成されたように図示され
ているが、実際には上下層をなす。そこで、移送レール
38も2層構造を有し、各々のレール層がローディング
部134又はアンローディング部136に連結される。
参照符号140は、2層レール38においてのテストト
レー10a、10bの移送方向を示している。ローディ
ング部134とアンローディング部136は、互いにそ
の位置を変えて積層されることもできる。
たインラインシステム400が図9に概略的に図示され
ている。図9から明らかなように、バック−エンド全般
のインラインシステム400は、3つのサブインライン
システムからなっている。また、各々のサブインライン
システムは、互いに1列に並ぶ3つのテスト−バーンイ
ン装置300a、300b、300cと2つの分類部3
51を含む。各サブインラインシステムで各々独立的に
テスト工程が実施される。各サブインラインシステム毎
に2つの分類部351が包含された理由は、各設備の時
間当たり標準生産量(UPH)を最大とするためであ
る。分類部351は一連のテスト段階が全部完了した
後、一括分類段階を実施する。
0をさらに含み、図9から明らかなように、テスト−バ
ーンイン装置300a、300b、300cのローディ
ング部とアンローディング部が同一の側面に位置するた
め、移送手段40はサブインラインシステムの一端側だ
けで作動する。図9の参照符号355と356は、分類
部351内部に包含されるアンローディング部とローデ
ィング部を示す。これらについては、前記実施形態で詳
細に説明したので、ここでの説明は省略する。
設備のような従来のバーンイン設備は、テスト周波数が
最大4MHzであり、変調時間が約50nsと長いサイ
クルを有するため、バーンインストレスと一緒に、グロ
スファンクションテスト又はロングサイクルテスト等の
テストを行っている。しかしながら、DC、パターン感
度(pattern sensitivity) 、Vccマージン(margin)、
リフレッシ(refresh)、スピード分類(speed sorting)
のような短いサイクルのテスト項目は、テストできない
ので、このようなテスト項目を収容することができる常
温テスト及びホットソートテスト工程を個々に実施して
いる。
ン装置は、他のテストと同様にバーンインを実現するこ
とができる。これが可能な理由の1つは、バーンインの
テスト周波数を従来の常温テスト又はホットソートテス
トと同一の水準に高めることができるからである。従っ
て、バーンインボードの代わりにテストトレーを使用す
ることが可能になり、特に本発明にSchlumberger社のテ
スタを適用する場合には、従来と同一のバーンイン、常
温テスト及びホットソートテストを同一のテスタで実施
することができるだけでなく、最大テスト周波数が20
0MHz、変調時間が1nsである短サイクルのテスト
項目も検査することができる。バーンインでストレス回
数が重要な部分を占める場合、本発明は、下記の表2及
び表3から明らかなようにバーンイン時間を大幅に短縮
することができる。
ンイン時間だけを基準として算出された値であり、バー
ンインによる分類時間を合わせると、従来のバーンイン
にかかる時間は、一層長くなる。しかしながら、本発明
によるバーンイン工程は、別途の分類工程を行うことな
く実施されるため、バーンイン時間が多少増加しても、
その程度が微々たると予想される。
の実施の形態は、特定の例を提示したものにすぎない
し、本発明の範囲を限定するものではない。ここに開示
された実施の形態以外にも、本発明の技術的思想に基づ
いて他の変形が可能であることは、本発明の属する技術
分野において通常の知識を有する者には自明であろう。
一例を挙げると、各テスト−バーンイン装置のローディ
ング部を他のテスト−バーンイン装置のアンローディン
グ部に連結し、最終テスト−バーンイン装置のアンロー
ディング部を分類部、マーキング部及び外観検査部等と
直接連結したインラインシステムも可能であろう。
ステム及び方法によると、半導体素子製造工程中のバッ
ク−エンド工程全般を飛躍的に改善することができる。
テスト装置でなされた分類工程を別に分離して一括分類
方式を採択し、テストトレーだけを用いてデバイストレ
ー又はバーンインボードへの製品の移動を省略すること
により、従来のハンドラが占めていた設備占有空間を除
去することができる。従って、装置とシステムが占める
占有面積を大幅に減少させることができ、工程所要時間
を短縮することができるとともに、各種不要段階を除去
して工程を単純化させることができる。
インボード及びソケット等が不要となるため、テスト費
用を節減することができる。テスト工程のインライン化
及び自動化により作業人力及び管理人力を減らすことが
できる。さらに、作業者による不良発生可能性を低減
し、静電気放電による問題も解決することができる。特
に、テストトレー地図という概念を導入してコンピュー
タを用いたデータ処理自動化を実現することにより、分
類工程の統合、一括再テスト方式の実現等が可能にな
り、不良発生の原因を追跡し分析する作業及び、不良デ
ータ及び歩留りを算出集計する作業等が正確且つ迅速に
容易に行われる。
ド工程の例を示す流れ図。
解して示す斜視図。
形態を示す概略図。
明によるインラインシステムの一実施形態を示す概略
図。
よるテスト工程の一実施形態を示す流れ図。
地図を示す図。
施形態を示す概略図。
態であって、図8のテスト−バーンイン装置を利用した
インラインシステムの概略図。
装置 200 インラインシステム
Claims (29)
- 【請求項1】 半導体素子のテスト−バーンイン装置で
あって、 複数個の半導体素子を各々収納した複数個のテストトレ
ーを移送する移送レールと、 この移送レールに前記テストトレーをローディングする
ためのローディング部と、 前記移送レールから前記テストトレーをアンローディン
グするためのアンローディング部と、 前記移送レールに沿って複数個が設置されており、前記
テストトレーが移送レールに沿って順次供給され、前記
テストトレーに収納された半導体素子と電気的に接続し
てテスト−バーンイン工程を実施するテストヘッドと、 前記移送レール及び前記テストヘッドを取り囲むように
形成され、テスト−バーンイン工程の実施時に前記テス
トヘッドに所定の熱を加える反応室とを含むことを特徴
とするテスト−バーンイン装置。 - 【請求項2】 前記テスト−バーンイン装置は、前記テ
ストヘッドと電気的に連結されて、テスト−バーンイン
工程を制御し且つテスト信号を入出力する制御部を有す
る1つ以上のメインフレームをさらに含むことを特徴と
する請求項1に記載のテスト−バーンイン装置。 - 【請求項3】 前記メインフレームは、前記テストヘッ
ドの熱を冷やすための熱交換部をさらに含むことを特徴
とする請求項2に記載のテスト−バーンイン装置。 - 【請求項4】 前記テストヘッドの個数は、4つである
ことを特徴とする請求項1に記載のテスト−バーンイン
装置。 - 【請求項5】 前記各々のテストヘッドは、各々64個
の半導体素子を収納しているテストトレーを収容し、前
記64個の半導体素子に対するテスト−バーンイン工程
を実施することを特徴とする請求項4に記載のテスト−
バーンイン装置。 - 【請求項6】 前記半導体素子は、鴎の羽根形状の半導
体チップパッケージ又はチップサイズの半導体チップパ
ッケージであることを特徴とする請求項1に記載のテス
ト−バーンイン装置。 - 【請求項7】 複数個のテスト−バーンイン装置が1つ
の作業ラインにて連結されて各々相違するテスト−バー
ンイン工程を実施するインラインシステムであって、 (a)複数個の半導体素子を各々収納した複数個のテス
トトレーを移送する移送レールと、(b)この移送レー
ルに前記テストトレーをローディングするためのローデ
ィング部と、(c)前記移送レールから前記テストトレ
ーをアンローディングするためのアンローディング部
と、(d)前記移送レールに沿って複数個が設置されて
おり、前記テストトレーが移送レールに沿って順次供給
され、前記テストトレーに収納された半導体素子と電気
的に接続してテスト−バーンイン工程を実施するテスト
ヘッドと、(e)前記移送レール及び前記テストヘッド
を取り囲むように形成され、テスト−バーンイン工程の
実施時に前記テストヘッドに所定の熱を加える反応室と
を各々含む複数個のテスト−バーンイン装置と、 この各々のテスト−バーンイン装置で各々のテスト−バ
ーンイン工程を全部完了した前記半導体素子を、前記テ
スト−バーンイン工程の結果によって良品と不良品とに
分類し、前記テストトレーから幾つかのデバイストレー
に各々移送する分類部と、 前記テスト−バーンイン装置のアンローディング部から
前記テストトレーを受けて、他のテスト−バーンイン装
置のローディング部又は前記分類部に移送する移送手段
とを含むことを特徴とするインラインシステム。 - 【請求項8】 前記分類部は、テスト前の半導体素子を
デバイストレーから新たなテストトレーに移送する部分
をさらに含み、前記移送手段は、前記分類部から新たな
テストトレーを受けて前記テスト−バーンイン装置に移
送する部分をさらに含むことを特徴とする請求項7に記
載のインラインシステム。 - 【請求項9】 前記各々のテスト−バーンイン装置は、
前記テストヘッドと電気的に連結されて、テスト−バー
ンイン工程を制御し且つテスト信号を入出力する制御部
と、前記テストヘッドの熱を冷やすための熱交換部とを
有する1つ以上のメインフレームをさらに含むことを特
徴とする請求項7に記載のインラインシステム。 - 【請求項10】 前記各々のテスト−バーンイン装置
は、4つのテストヘッドを含み、各々のテストヘッド
は、各々64個の半導体素子を収納しているテストトレ
ーに対するテスト−バーンイン工程を実施することを特
徴とする請求項7に記載のインラインシステム。 - 【請求項11】 前記半導体素子は、鴎の羽根形状の半
導体チップパッケージ又はチップサイズの半導体チップ
パッケージであることを特徴とする請求項7に記載のイ
ンラインシステム。 - 【請求項12】 前記各々のテスト−バーンイン装置
は、DCテストを含むバーンイン、常温テスト及びホッ
トソートテストのいずれか1つのテスト−バーンイン工
程を行うことを特徴とする請求項7に記載のインライン
システム。 - 【請求項13】 前記分類部は、マーキング部及び外観
検査部と連結され、前記分類部で良品と分類された半導
体素子を収納しているデバイストレーが前記マーキング
部と前記外観検査部に供給されることを特徴とする請求
項7に記載のインラインシステム。 - 【請求項14】 前記分類部で不良品と分類された半導
体素子は、前記デバイストレーから再テスト用トレーに
収納され、再び前記インラインシステムのテスト−バー
ンイン装置に供給されて再テストされることを特徴とす
る請求項7に記載のインラインシステム。 - 【請求項15】 前記インラインシステムは、前記各々
のテスト−バーンイン装置をネットワークで連結したコ
ンピュータをさらに含み、前記各々のテスト−バーンイ
ン装置で行われたテスト−バーンイン工程の結果は、前
記ネットワークを介して各々前記コンピュータに伝送さ
れることを特徴とする請求項7に記載のインラインシス
テム。 - 【請求項16】 前記各々のテスト−バーンイン工程の
結果は、各々のテストトレー地図に記録され、1つのテ
ストトレー地図は1つのテストトレーに対応し、前記テ
ストトレーに収納された半導体素子のテスト−バーンイ
ン結果が各々対応して記録されることを特徴とする請求
項15に記載のインラインシステム。 - 【請求項17】 前記テストトレー地図は、各々のテス
トトレーが前記インラインシステムに供給される時に生
成され、前記テストトレーが各々のバーンイン工程を完
了する時毎にそのテスト−バーンイン結果を記録した特
定ファイル名のテストトレー地図が1つずつ生成される
ことを特徴とする請求項16に記載のインラインシステ
ム。 - 【請求項18】 前記テストトレーには、テストトレー
毎に相違する2進組合わせを示す複数個のID孔が形成
されており、前記テストトレー地図は、前記ID孔を認
識してファイル名と一緒に自動で生成されることを特徴
とする請求項17に記載のインラインシステム。 - 【請求項19】 前記コンピュータは、前記分類部とネ
ットワークで連結され、前記各々のテストトレー地図に
記録されたテスト−バーンイン工程の結果は、自動演算
により最終分類地図を生成した後、前記分類部に伝送さ
れることを特徴とする請求項17に記載のインラインシ
ステム。 - 【請求項20】 前記最終分類地図により不良品と分類
された半導体素子は、再テスト用トレーに収納されて再
び前記インラインシステムに供給され、各々の再テスト
−バーンイン工程を完了する時毎にその結果を記録した
再テストトレー地図は自動演算により再テストによる最
終分類地図を生成し、2つの最終分類地図が最終テスト
結果に対する情報を含む累積地図ファイルを生成するこ
とを特徴とする請求項19に記載のインラインシステ
ム。 - 【請求項21】 半導体素子のテスト−バーンイン方法
であって、 (a)各々複数個の半導体素子を収納している複数個の
テストトレーを第1テスト−バーンイン装置に供給する
段階と、 (b)前記第1テスト−バーンイン装置で前記半導体素
子に対する第1テスト−バーンイン工程を実施する段階
と、 (c)前記第1テスト−バーンイン装置から第2テスト
−バーンイン装置に前記テストトレーを自動で移送する
段階と、 (d)前記第2テスト−バーンイン装置で前記半導体素
子に対する第2テスト−バーンイン工程を実施する段階
と、 (e)前記第2テスト−バーンイン装置から第3テスト
−バーンイン装置に前記テストトレーを自動で移送する
段階と、 (f)前記第3テスト−バーンイン装置で前記半導体素
子に対する第3テスト−バーンイン工程を実施する段階
と、 (g)前記第3テスト−バーンイン装置から分類部に前
記テストトレーを自動で移送する段階と、 (h)前記各々のテスト−バーンイン結果により前記テ
ストトレーの半導体素子を複数のデバイストレーに各々
分類する段階とを含むことを特徴とするテスト−バーン
イン方法。 - 【請求項22】 前記(b)の第1テスト−バーンイン
段階と前記(d)の第2テスト−バーンイン段階は、バ
ーンイン又は常温テストを行う段階であることを特徴と
する請求項21に記載のテスト−バーンイン方法。 - 【請求項23】 前記(f)の第3テスト−バーンイン
段階は、ホットソートテストを行う段階であることを特
徴とする請求項21に記載のテスト−バーンイン方法。 - 【請求項24】 前記バーンイン段階は、DCテスト段
階をさらに含むことを特徴とする請求項22に記載のテ
スト−バーンイン方法。 - 【請求項25】 前記(b)、(d)、(f)のテスト
−バーンイン段階は、前記各々のテスト−バーンイン工
程が完了する時毎にその結果を記録した特定ファイル名
のテストトレー地図を各々1つずつ生成する段階をさら
に含むことを特徴とする請求項21に記載のテスト−バ
ーンイン方法。 - 【請求項26】 前記(h)の分類段階は、前記各々の
テストトレー地図に記録されたテスト−バーンイン工程
の結果が自動演算された最終分類地図が伝送され、その
最終分類地図によって前記半導体素子を分類することを
特徴とする請求項25に記載のテスト−バーンイン方
法。 - 【請求項27】 前記テスト−バーンイン方法は、(i
−1)前記(h)の分類段階で良品と分類された半導体
素子をマーキング部及び外観検査部に移送する段階をさ
らに含むことを特徴とする請求項21に記載のテスト−
バーンイン方法。 - 【請求項28】 前記テスト−バーンイン方法は、(i
−2)前記(h)の分類段階で不良品と分類された半導
体素子を再テストするため、再び前記(b)の第1テス
ト−バーンイン段階に供給する段階をさらに含むことを
特徴とする請求項21に記載のテスト−バーンイン方
法。 - 【請求項29】 前記(i−2)の再テスト用半導体素
子の供給段階は、前記(h)の分類段階でデバイストレ
ーに収納された半導体素子を再テスト用トレーに移送し
た後、前記再テスト用トレーを前記(b)の第1テスト
−バーンイン段階に供給する段階であることを特徴とす
る請求項28に記載のテスト−バーンイン方法。
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