JPS62159446A - マスタスライスｌｓｉ - Google Patents
マスタスライスｌｓｉInfo
- Publication number
- JPS62159446A JPS62159446A JP242786A JP242786A JPS62159446A JP S62159446 A JPS62159446 A JP S62159446A JP 242786 A JP242786 A JP 242786A JP 242786 A JP242786 A JP 242786A JP S62159446 A JPS62159446 A JP S62159446A
- Authority
- JP
- Japan
- Prior art keywords
- input
- cells
- lsi
- output
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタウェハで入出力数とゲート数を決める
ことを必要としないしきつめ方式のマスタスライスＬＳ
Ｉに関するものである。
ことを必要としないしきつめ方式のマスタスライスＬＳ
Ｉに関するものである。
従来、しきつめ方式のマスタスライスＬＳＩは、チップ
周辺に入出力バソド、入力保護回路および入出カバソフ
ァを配置し、その内部にトランジスタと抵抗等からなる
セルをしきつめた構成になっていた。
周辺に入出力バソド、入力保護回路および入出カバソフ
ァを配置し、その内部にトランジスタと抵抗等からなる
セルをしきつめた構成になっていた。
第５図に示す従来のしきつめ方式マスタスライスＬＳＩ
のマスタウェハ上に形成するマスクチップは、チップ周
辺に入出力パッド２と入力保護回路と入出力バッファ３
とを配置し、その内部にセル１をしきつめる構成をとる
。スライス工程において、マスタチップ上で内部セルを
論理ゲートおよび配線領域として使用し、入出力バッド
２と入力保護回路と入出力バッファ３を配線することに
より所望の論理ＬＳＩを実現する。
のマスタウェハ上に形成するマスクチップは、チップ周
辺に入出力パッド２と入力保護回路と入出力バッファ３
とを配置し、その内部にセル１をしきつめる構成をとる
。スライス工程において、マスタチップ上で内部セルを
論理ゲートおよび配線領域として使用し、入出力バッド
２と入力保護回路と入出力バッファ３を配線することに
より所望の論理ＬＳＩを実現する。
従来のマスタスライスＬＳＩは以上のように構成されて
いるため、マスタチップのつくりっけの入出力数と内部
セル数の範囲内の回路しか構成できず、また回路の構成
によっては、入出力パッド・入力保護回路・人出力バッ
ファと内部セルのいずれか一方もしくは両方が未使用に
なり無駄になる場合があった。また、任意の入出力数と
論理ゲート数を有する回路をこのようなマスタスライス
ＬＳＩで実現するには、マスタチップの未使用となる部
分を少なくするため、規模の異なる入出力数とセル数を
有するマスタチップを配置したマスタウェハを複数種用
意する必要があった。
いるため、マスタチップのつくりっけの入出力数と内部
セル数の範囲内の回路しか構成できず、また回路の構成
によっては、入出力パッド・入力保護回路・人出力バッ
ファと内部セルのいずれか一方もしくは両方が未使用に
なり無駄になる場合があった。また、任意の入出力数と
論理ゲート数を有する回路をこのようなマスタスライス
ＬＳＩで実現するには、マスタチップの未使用となる部
分を少なくするため、規模の異なる入出力数とセル数を
有するマスタチップを配置したマスタウェハを複数種用
意する必要があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、トランジスタと抵抗等からなる
セルを形成したマスタウェハを任意の回路規模に共通化
できるマスタスライスＬＳＩを得ることにある。
の目的とするところは、トランジスタと抵抗等からなる
セルを形成したマスタウェハを任意の回路規模に共通化
できるマスタスライスＬＳＩを得ることにある。
このような目的を達成するために本発明は、セルで構成
された入出力パソドと入力保護回路と人出力バッファと
を設けるようにしたものである。
された入出力パソドと入力保護回路と人出力バッファと
を設けるようにしたものである。
本発明においては、所望のＬＳＩを論理ゲート数、入出
力数に応じた任意の最適なチップサイズで共通のマスタ
ウェハ上に設計可能にする。
力数に応じた任意の最適なチップサイズで共通のマスタ
ウェハ上に設計可能にする。
〔実施例〕
本発明に係わるマスタスライスＬＳＩの一実施例を第１
図〜第４図を用いて説明する。第１図にトランジスタと
抵抗等から構成されるセル１を全面にしきつめたウェハ
の一部を示す。セル１はウェハ全面にわたりしきつめら
れており、第２図に示すように、任意の論理ゲート数と
入出力数のチップサイズのＬＳＩがスライス段階で設計
可能になる。第２図において２はセル１上に配置した入
出力パッドを示し、セル１は入力保護回路１入出力バツ
ファ、配線領域として用いられる。
図〜第４図を用いて説明する。第１図にトランジスタと
抵抗等から構成されるセル１を全面にしきつめたウェハ
の一部を示す。セル１はウェハ全面にわたりしきつめら
れており、第２図に示すように、任意の論理ゲート数と
入出力数のチップサイズのＬＳＩがスライス段階で設計
可能になる。第２図において２はセル１上に配置した入
出力パッドを示し、セル１は入力保護回路１入出力バツ
ファ、配線領域として用いられる。
本発明において所望の回路をマスタスライスＬＳＩによ
り実現する場合は、トランジスタと抵抗よる成るセルを
全面にしきつめたウェハ上において、任意の規模の論理
回路および任意の入出力数の入出力パッド、入力保護回
路、入出カバソファを必要最小限のセル数すなわち最小
の面積さらに換言すれば最小のチップサイズ内で任意の
セル上に配置し、任意のセル上を配線して実現する。
り実現する場合は、トランジスタと抵抗よる成るセルを
全面にしきつめたウェハ上において、任意の規模の論理
回路および任意の入出力数の入出力パッド、入力保護回
路、入出カバソファを必要最小限のセル数すなわち最小
の面積さらに換言すれば最小のチップサイズ内で任意の
セル上に配置し、任意のセル上を配線して実現する。
第３図と第４図は、本発明により実現されるマスタスラ
イスＬＳＩの例である。ここで、第３図のマスタスライ
スＬＳＩは論理ゲート数に比較して入出力数の小さい場
合であり、第４図はその逆の場合であり、その２つのチ
ップサイズが異なる場合も、セル１を全面にしきつめて
いるため、同 ノ一種類のウェハで設計可能である。
イスＬＳＩの例である。ここで、第３図のマスタスライ
スＬＳＩは論理ゲート数に比較して入出力数の小さい場
合であり、第４図はその逆の場合であり、その２つのチ
ップサイズが異なる場合も、セル１を全面にしきつめて
いるため、同 ノ一種類のウェハで設計可能である。
また、上記実施例では、入出力パッドの場合について説
明したが、フリツブチップ用のバンプであってもよく、
上記実施例と同様の効果を奏する。
明したが、フリツブチップ用のバンプであってもよく、
上記実施例と同様の効果を奏する。
さらに、上記実施例ではセル内の構造について説明しな
かったが、セルを構成するトランジスタについては、バ
イポーラトランジスタ、ＭＯＳ）ランジスタのいずれか
一方または両方で構成し、また同じくセルを構成する抵
抗については、拡散抵抗、ポリシリコン抵抗のいずれか
一方または両方により構成することができる。
かったが、セルを構成するトランジスタについては、バ
イポーラトランジスタ、ＭＯＳ）ランジスタのいずれか
一方または両方で構成し、また同じくセルを構成する抵
抗については、拡散抵抗、ポリシリコン抵抗のいずれか
一方または両方により構成することができる。
以上説明したように本発明は、セルで構成された入出力
パッドと入力保護回路と入出力バッファとを設けること
により、設計段階で任意にＬＳＩの規模を決定すること
ができ、チップ内の無駄をなくすことができ、また、す
べてのマスタスライスＬＳＩについて１種類のマスクを
用意すればよく、製造コストを安価にできる効果がある
。
パッドと入力保護回路と入出力バッファとを設けること
により、設計段階で任意にＬＳＩの規模を決定すること
ができ、チップ内の無駄をなくすことができ、また、す
べてのマスタスライスＬＳＩについて１種類のマスクを
用意すればよく、製造コストを安価にできる効果がある
。
第１図はセルを全面にしきつめたウェハの部分を示すパ
ターン図、第２図はマスタスライスＬＳＩのウェハ状態
を示すパターン図、第３図と第４図は本発明により実現
されたＬＳＩチップの２例を示すパターン図、第５図は
従来のしきつめ方式マスタスライスＬＳＩで実現された
ＬＳＩチップを示すパターン図である。 １・・・・セル、２・・・・入出力バンド。
ターン図、第２図はマスタスライスＬＳＩのウェハ状態
を示すパターン図、第３図と第４図は本発明により実現
されたＬＳＩチップの２例を示すパターン図、第５図は
従来のしきつめ方式マスタスライスＬＳＩで実現された
ＬＳＩチップを示すパターン図である。 １・・・・セル、２・・・・入出力バンド。
Claims (1)
- トランジスタ・抵抗等の素子で形成されたセルを全面に
しきつめたウェハにおけるマスタスライスＬＳＩにおい
て、セルで構成された入出力パッドと入力保護回路と入
出力バツファとを備え、スライス設計段階で回路の入出
力数とゲート数に合ったチップサイズに設計可能にした
ことを特徴とするマスタスライスＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP242786A JPS62159446A (ja) | 1986-01-07 | 1986-01-07 | マスタスライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP242786A JPS62159446A (ja) | 1986-01-07 | 1986-01-07 | マスタスライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62159446A true JPS62159446A (ja) | 1987-07-15 |
Family
ID=11528956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP242786A Pending JPS62159446A (ja) | 1986-01-07 | 1986-01-07 | マスタスライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227061A (ja) * | 1990-01-31 | 1991-10-08 | Sharp Corp | マスタースライス方式ゲートアレイの製造方法 |
| JPH07106531A (ja) * | 1993-10-06 | 1995-04-21 | Nec Corp | ゲートアレー構成半導体装置 |
-
1986
- 1986-01-07 JP JP242786A patent/JPS62159446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227061A (ja) * | 1990-01-31 | 1991-10-08 | Sharp Corp | マスタースライス方式ゲートアレイの製造方法 |
| JPH07106531A (ja) * | 1993-10-06 | 1995-04-21 | Nec Corp | ゲートアレー構成半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0114707B2 (ja) | ||
| KR880003484A (ko) | 반도체 장치 | |
| US5387810A (en) | Cell library for semiconductor integrated circuit design | |
| JPS62159446A (ja) | マスタスライスｌｓｉ | |
| JPH07106521A (ja) | セルベース設計半導体集積回路装置 | |
| JPH04112574A (ja) | マスタスライス集積回路の製造方法 | |
| JPS58116757A (ja) | マスタスライスｌｓｉ | |
| JPH03203363A (ja) | 半導体装置 | |
| JPS59197151A (ja) | 半導体集積回路装置 | |
| JPH0225054A (ja) | マスタースライスｌｓｉ | |
| JPH065663A (ja) | 評価用半導体装置 | |
| JPS5538015A (en) | Semiconductor integrated circuit | |
| JPH02283065A (ja) | ゲートアレイ型半導体集積回路の製造方法 | |
| KR900001020A (ko) | 반도체 집적회로 장치 | |
| JPH0332044A (ja) | 半導体集積回路 | |
| JPH04368175A (ja) | マスタスライスｌｓｉ | |
| JPH02306650A (ja) | 半導体装置 | |
| JPS5828365Y2 (ja) | 集積回路装置 | |
| JPS56142662A (en) | Manufacture of semiconductor integrated circuit | |
| JPS59167036A (ja) | 半導体集積回路 | |
| JPS6179241A (ja) | マスタ−スライスｉｃの製造方法 | |
| JPH046850A (ja) | 半導体集積回路の自動レイアウト方式 | |
| JPH0642512B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0563165A (ja) | 半導体装置 | |
| JPH01276741A (ja) | 半導体装置 |