JPH0689932A - パワーｍｏｓｆｅｔのバーンイン装置 - Google Patents
パワーｍｏｓｆｅｔのバーンイン装置Info
- Publication number
- JPH0689932A JPH0689932A JP24041192A JP24041192A JPH0689932A JP H0689932 A JPH0689932 A JP H0689932A JP 24041192 A JP24041192 A JP 24041192A JP 24041192 A JP24041192 A JP 24041192A JP H0689932 A JPH0689932 A JP H0689932A
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- JP
- Japan
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- power mosfet
- burn
- power
- gate
- source
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Abstract
(57)【要約】
【目的】 酸化膜欠陥のあるパワーMOSFETを組立工程前
のウェハ状態のまま又はチップ状態で除去して組立工程
後のバーンインでの不良品率を低下させる。 【構成】 ウェハ９上の全パワーMOSFETのゲート及びソ
ースにそれぞれ１組のゲート用プローブピン10及びソー
ス用プローブピン11を接触させ、全チップのゲート・ソ
ース間に同時にバイアス電圧を印加して酸化膜欠陥のあ
るパワーMOSFETチップを除去する。
のウェハ状態のまま又はチップ状態で除去して組立工程
後のバーンインでの不良品率を低下させる。 【構成】 ウェハ９上の全パワーMOSFETのゲート及びソ
ースにそれぞれ１組のゲート用プローブピン10及びソー
ス用プローブピン11を接触させ、全チップのゲート・ソ
ース間に同時にバイアス電圧を印加して酸化膜欠陥のあ
るパワーMOSFETチップを除去する。
Description
【０００１】
【産業上の利用分野】本発明は、ウェハ工程終了時点で
パワーMOSFETのバーンインを行う装置に関する。
パワーMOSFETのバーンインを行う装置に関する。
【０００２】
【従来の技術】従来、パワーMOSFETの信頼性向上のため
に酸化膜欠陥のあるパワーMOSFETが用いられた製品を予
め除去しようとする場合、組立工程後のバーンインに頼
らなければならない。図５はパワーMOSFET搭載の組立品
のバーンインの実施態様を示す斜視図である。基板１に
は、パワーMOSFET２のチップ，制御用IC３等がそれぞれ
の配線パターン５上に実装されており、基板１のリード
は組立品の電気的性能を試験するための電源，入力信
号，負荷，接地の端子に接続される。パワーMOSFET２の
ゲート，ソース，ドレインはそれぞれ基板１上のゲート
電極７，ソース電極８，ドレイン電極６の配線パターン
５にワイヤで接続され、ワイヤはハンダ固定されてい
る。
に酸化膜欠陥のあるパワーMOSFETが用いられた製品を予
め除去しようとする場合、組立工程後のバーンインに頼
らなければならない。図５はパワーMOSFET搭載の組立品
のバーンインの実施態様を示す斜視図である。基板１に
は、パワーMOSFET２のチップ，制御用IC３等がそれぞれ
の配線パターン５上に実装されており、基板１のリード
は組立品の電気的性能を試験するための電源，入力信
号，負荷，接地の端子に接続される。パワーMOSFET２の
ゲート，ソース，ドレインはそれぞれ基板１上のゲート
電極７，ソース電極８，ドレイン電極６の配線パターン
５にワイヤで接続され、ワイヤはハンダ固定されてい
る。
【０００３】次に動作について説明する。電源端子に電
圧を印加し、入力信号によってパワーMOSFET２のゲート
・ソース間にバイアス電圧を印加して酸化膜欠陥のある
パワーMOSFETを検出する。酸化膜欠陥品の除去は酸化膜
のみにバイアス電圧を印加すれば十分効果があるので負
荷は軽く設定すればよく、電流はほとんど流す必要がな
い。
圧を印加し、入力信号によってパワーMOSFET２のゲート
・ソース間にバイアス電圧を印加して酸化膜欠陥のある
パワーMOSFETを検出する。酸化膜欠陥品の除去は酸化膜
のみにバイアス電圧を印加すれば十分効果があるので負
荷は軽く設定すればよく、電流はほとんど流す必要がな
い。
【０００４】
【発明が解決しようとする課題】以上のように、組立工
程後にバーンインを実施した結果、パワーMOSFETに酸化
膜欠陥があった場合、基板等の材料が無駄になり、さら
に複数個のパワーMOSFETが実装された組立品のバーンイ
ンで酸化膜欠陥が検出された場合は欠陥のないパワーMO
SFETも除去しなければならなくなるので、パワーMOSFET
の不良品率が高くなるにつれて組立工程での損失が大き
くなる。
程後にバーンインを実施した結果、パワーMOSFETに酸化
膜欠陥があった場合、基板等の材料が無駄になり、さら
に複数個のパワーMOSFETが実装された組立品のバーンイ
ンで酸化膜欠陥が検出された場合は欠陥のないパワーMO
SFETも除去しなければならなくなるので、パワーMOSFET
の不良品率が高くなるにつれて組立工程での損失が大き
くなる。
【０００５】従って、組立工程前にパワーMOSFETのバー
ンインを実施することが望ましいが、例えばIC，LSI 等
のウェーハプローバ装置はこれらの電気的特性を試験す
るためのものであって、各チップの電極にプローブを自
動的に順次接触させるので、これらIC，LSI に比して１
つのウェハ上に多数の素子が作製されるパワーMOSFETの
場合、テストに長時間を要する。
ンインを実施することが望ましいが、例えばIC，LSI 等
のウェーハプローバ装置はこれらの電気的特性を試験す
るためのものであって、各チップの電極にプローブを自
動的に順次接触させるので、これらIC，LSI に比して１
つのウェハ上に多数の素子が作製されるパワーMOSFETの
場合、テストに長時間を要する。
【０００６】本発明はこのような問題点を解決するため
になされたものであって、ウェハ工程終了後にパワーMO
SFETをバーンインして酸化膜欠陥品を除去することによ
り、欠陥品を組立の対象から除外して組立工程で生じる
損失を最小限に抑えるパワーMOSFETのバーンイン装置の
提供を目的とする。
になされたものであって、ウェハ工程終了後にパワーMO
SFETをバーンインして酸化膜欠陥品を除去することによ
り、欠陥品を組立の対象から除外して組立工程で生じる
損失を最小限に抑えるパワーMOSFETのバーンイン装置の
提供を目的とする。
【０００７】
【課題を解決するための手段】本発明に係るパワーMOSF
ETのバーンイン装置は、ウェハ工程終了後のウェハ状態
のまま、又はダイシング後の複数のパワーMOSFETのゲー
ト・ソース又はゲート・ドレインにバイアス電圧を同時
に印加して組立工程前に酸化膜欠陥のあるパワーMOSFET
を除去することを特徴とする。
ETのバーンイン装置は、ウェハ工程終了後のウェハ状態
のまま、又はダイシング後の複数のパワーMOSFETのゲー
ト・ソース又はゲート・ドレインにバイアス電圧を同時
に印加して組立工程前に酸化膜欠陥のあるパワーMOSFET
を除去することを特徴とする。
【０００８】
【作用】本発明に係るパワーMOSFETのバーンイン装置
は、ウェハ状態のまま、又はダイシング後にチップ同士
が重ならないように容器に収容した状態の複数のパワー
MOSFETそれぞれのゲート・ソース又はゲート・ドレイン
に複数組のプローブを接触させてバイアス電圧を同時に
印加し、酸化膜欠陥のあるパワーMOSFETを除去する。
は、ウェハ状態のまま、又はダイシング後にチップ同士
が重ならないように容器に収容した状態の複数のパワー
MOSFETそれぞれのゲート・ソース又はゲート・ドレイン
に複数組のプローブを接触させてバイアス電圧を同時に
印加し、酸化膜欠陥のあるパワーMOSFETを除去する。
【０００９】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は本発明に係るパワーMOSFETのバーン
イン装置（以下、本発明装置という）によるバーンイン
の実施態様例を示す斜視図である。図中、９はパワーMO
SFETのウェハ、10はゲート用プローブピン，11はソース
用プローブピンであって、一部図示省略するが、ウェハ
９上の全チップのゲート及びソースに複数組のゲート用
プローブピン10及びソース用プローブピン11が同時に接
触される。
て説明する。図１は本発明に係るパワーMOSFETのバーン
イン装置（以下、本発明装置という）によるバーンイン
の実施態様例を示す斜視図である。図中、９はパワーMO
SFETのウェハ、10はゲート用プローブピン，11はソース
用プローブピンであって、一部図示省略するが、ウェハ
９上の全チップのゲート及びソースに複数組のゲート用
プローブピン10及びソース用プローブピン11が同時に接
触される。
【００１０】この状態で、電圧源からゲート用プローブ
ピン10，ソース用プローブピン11を介してウェハ状態の
全パワーMOSFETチップのそれぞれのゲート・ソースに同
時にバイアス電圧を印加して酸化膜欠陥のあるパワーMO
SFETチップを除外する。
ピン10，ソース用プローブピン11を介してウェハ状態の
全パワーMOSFETチップのそれぞれのゲート・ソースに同
時にバイアス電圧を印加して酸化膜欠陥のあるパワーMO
SFETチップを除外する。
【００１１】また、図２は本発明装置によるバーンイン
の他の実施態様例を示す斜視図であって、図１に示す実
施態様例と同一部分には同一符号を付してその説明を省
略する。各チップが小さくて前述のようにウェハ上の各
チップに２本ずつのプローブピンを同時に接触させるこ
とが物理的に不可能な場合は、本実施態様例のように、
１つおきのチップにゲート用プローブピン10及びソース
用プローブピン11を接触させてウェハ９上の半数のパワ
ーMOSFET（斜線部分）をバーンインした後、残りの半数
のパワーMOSFETを同様にバーンインすればよい。
の他の実施態様例を示す斜視図であって、図１に示す実
施態様例と同一部分には同一符号を付してその説明を省
略する。各チップが小さくて前述のようにウェハ上の各
チップに２本ずつのプローブピンを同時に接触させるこ
とが物理的に不可能な場合は、本実施態様例のように、
１つおきのチップにゲート用プローブピン10及びソース
用プローブピン11を接触させてウェハ９上の半数のパワ
ーMOSFET（斜線部分）をバーンインした後、残りの半数
のパワーMOSFETを同様にバーンインすればよい。
【００１２】図３は本発明装置によるバーンインのさら
に他の実施態様例を示す斜視図であって、図１に示す実
施態様例と同一部分には同一符号を付してその説明を省
略する。図中、12はパワーMOSFETチップ13それぞれを重
ならないように収容する区画に仕切られたチップトレイ
であって、ウェハをダイシングして得られたパワーMOSF
ETチップ13をチップトレイ12の各区画のコーナーに寄せ
て位置決めし、この収容状態にある全チップにそれぞれ
ゲート用プローブピン10及びソース用プローブピン11を
接触させて同時にバイアス電圧を印加して酸化膜欠陥の
あるチップを除外する。
に他の実施態様例を示す斜視図であって、図１に示す実
施態様例と同一部分には同一符号を付してその説明を省
略する。図中、12はパワーMOSFETチップ13それぞれを重
ならないように収容する区画に仕切られたチップトレイ
であって、ウェハをダイシングして得られたパワーMOSF
ETチップ13をチップトレイ12の各区画のコーナーに寄せ
て位置決めし、この収容状態にある全チップにそれぞれ
ゲート用プローブピン10及びソース用プローブピン11を
接触させて同時にバイアス電圧を印加して酸化膜欠陥の
あるチップを除外する。
【００１３】図４は本発明装置によるバーンインのさら
に他の実施態様例を示す斜視図であって、図１に示す実
施態様例と同一部分には同一符号を付してその説明を省
略する。本実施態様例では、ウェハ状態にある全パワー
MOSFETそれぞれのゲートとウェハ裏面のドレインにバイ
アス電圧を同時に印加する。
に他の実施態様例を示す斜視図であって、図１に示す実
施態様例と同一部分には同一符号を付してその説明を省
略する。本実施態様例では、ウェハ状態にある全パワー
MOSFETそれぞれのゲートとウェハ裏面のドレインにバイ
アス電圧を同時に印加する。
【００１４】なお、本実施例ではウェハ上のパワーMOSF
ETの半数ずつを２回に分けてバーンインする場合につい
て説明したが、分割回数は２回に限るものではない。
ETの半数ずつを２回に分けてバーンインする場合につい
て説明したが、分割回数は２回に限るものではない。
【００１５】
【発明の効果】以上のように、本発明装置は、パワーMO
SFETを組立工程前のウェハ状態のまま、又はダイシング
後にバーンインして酸化膜欠陥のあるパワーMOSFETを製
品作製工程の初期に除去するので、組立工程後のバーン
インでの不良品率が低下して損失が減少するという優れ
た効果を奏する。
SFETを組立工程前のウェハ状態のまま、又はダイシング
後にバーンインして酸化膜欠陥のあるパワーMOSFETを製
品作製工程の初期に除去するので、組立工程後のバーン
インでの不良品率が低下して損失が減少するという優れ
た効果を奏する。
【図１】本発明装置によるバーンインの実施態様例を示
す斜視図である。
す斜視図である。
【図２】本発明装置によるバーンインの他の実施態様例
を示す斜視図である。
を示す斜視図である。
【図３】本発明装置によるバーンインのさらに他の実施
態様例を示す斜視図である。
態様例を示す斜視図である。
【図４】本発明装置によるバーンインのさらに他の実施
態様例を示す斜視図である。
態様例を示す斜視図である。
【図５】組立工程後のパワーMOSFET実装の組立品のバー
ンイン実施態様例を示す斜視図である。
ンイン実施態様例を示す斜視図である。
９ ウェハ 10 ゲート用プローブピン 11 ソース用プローブピン 12 チップトレイ 13 パワーMOSFETチップ
Claims (3)
- 【請求項１】 プローブをパワーＭＯＳＦＥＴの電極に
接触させて欠陥のあるパワーＭＯＳＦＥＴを除外するバ
ーンイン装置において、複数組のプローブと、ウェハ状
態にある、同一ウェハ上の複数のパワーＭＯＳＦＥＴそ
れぞれのゲート及びソースに前記プローブを同時に接触
させて各パワーＭＯＳＦＥＴのゲート・ソース間にバイ
アス電圧を印加する手段とを備えたことを特徴とするパ
ワーＭＯＳＦＥＴのバーンイン装置。 - 【請求項２】 プローブをパワーＭＯＳＦＥＴの電極に
接触させて欠陥のあるパワーＭＯＳＦＥＴを除外するバ
ーンイン装置において、複数組のプローブと、ダイシン
グされた複数のパワーＭＯＳＦＥＴのチップをチップ同
士が重ならないように収納する容器と、該容器内のパワ
ーＭＯＳＦＥＴそれぞれのゲート及びソースに前記プロ
ーブを同時に接触させて各パワーＭＯＳＦＥＴのゲート
・ソース間にバイアス電圧を印加する手段とを備えたこ
とを特徴とするパワーＭＯＳＦＥＴのバーンイン装置。 - 【請求項３】 複数のパワーＭＯＳＦＥＴそれぞれのゲ
ート及びソースにバイアス電圧を印加する手段に代え
て、複数のパワーＭＯＳＦＥＴそれぞれのゲート及びド
レインにプローブを同時に接触させて各パワーＭＯＳＦ
ＥＴのゲート・ドレイン間にバイアス電圧を印加する手
段を備えた請求項１又は２記載のパワーＭＯＳＦＥＴの
バーンイン装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24041192A JPH0689932A (ja) | 1992-09-09 | 1992-09-09 | パワーｍｏｓｆｅｔのバーンイン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24041192A JPH0689932A (ja) | 1992-09-09 | 1992-09-09 | パワーｍｏｓｆｅｔのバーンイン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689932A true JPH0689932A (ja) | 1994-03-29 |
Family
ID=17059073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24041192A Pending JPH0689932A (ja) | 1992-09-09 | 1992-09-09 | パワーｍｏｓｆｅｔのバーンイン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689932A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005500688A (ja) * | 2001-08-13 | 2005-01-06 | ハネウェル・インターナショナル・インコーポレーテッド | 電子デバイスのウェハレベルバーンイン用システム |
| KR100602447B1 (ko) * | 2005-08-24 | 2006-07-19 | 마원일 | 번인보드의 세척장치 및 세척방법 |
| JP2007194288A (ja) * | 2006-01-17 | 2007-08-02 | Furukawa Electric Co Ltd:The | 集積型半導体レーザ装置のバーイン方法 |
| JP2014070910A (ja) * | 2012-09-27 | 2014-04-21 | Fujitsu Semiconductor Ltd | 半導体装置試験方法 |
| WO2021229875A1 (ja) * | 2020-05-14 | 2021-11-18 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
-
1992
- 1992-09-09 JP JP24041192A patent/JPH0689932A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005500688A (ja) * | 2001-08-13 | 2005-01-06 | ハネウェル・インターナショナル・インコーポレーテッド | 電子デバイスのウェハレベルバーンイン用システム |
| JP2005510044A (ja) * | 2001-08-13 | 2005-04-14 | フィニザー コーポレイション | 電子デバイスのウェハレベルバーンインを実施する方法 |
| KR100602447B1 (ko) * | 2005-08-24 | 2006-07-19 | 마원일 | 번인보드의 세척장치 및 세척방법 |
| JP2007194288A (ja) * | 2006-01-17 | 2007-08-02 | Furukawa Electric Co Ltd:The | 集積型半導体レーザ装置のバーイン方法 |
| JP2014070910A (ja) * | 2012-09-27 | 2014-04-21 | Fujitsu Semiconductor Ltd | 半導体装置試験方法 |
| WO2021229875A1 (ja) * | 2020-05-14 | 2021-11-18 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
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