JPS587573A - Ｉｃ試験方法 - Google Patents
Ｉｃ試験方法Info
- Publication number
- JPS587573A JPS587573A JP56105385A JP10538581A JPS587573A JP S587573 A JPS587573 A JP S587573A JP 56105385 A JP56105385 A JP 56105385A JP 10538581 A JP10538581 A JP 10538581A JP S587573 A JPS587573 A JP S587573A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- testing
- ics
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩＣの試験方法およびその装置に関するもので
ある。
ある。
ＩＣの試験時間を等価的に短縮する一つの方法として、
複数個のＩＣを同時に並列試験する試験方法がある。該
方法は試験装置（以下ＩＣテスタと称する）内の試料用
電源、ドライバ、コンパレータ及びＤＣ計測回路等を並
列に試験する複数個の被測定ＩＣの数だけ備え、これら
の各試験回路を複数個の被測定ＩＣと接続し、同時に試
験する訳であるが、このような並列試験方法は、被測定
ＩＣが製品状態の物であるならば、特に問題はないが、
被測定ＩＣがウェーハー上のチップの場合には問題があ
る。
複数個のＩＣを同時に並列試験する試験方法がある。該
方法は試験装置（以下ＩＣテスタと称する）内の試料用
電源、ドライバ、コンパレータ及びＤＣ計測回路等を並
列に試験する複数個の被測定ＩＣの数だけ備え、これら
の各試験回路を複数個の被測定ＩＣと接続し、同時に試
験する訳であるが、このような並列試験方法は、被測定
ＩＣが製品状態の物であるならば、特に問題はないが、
被測定ＩＣがウェーハー上のチップの場合には問題があ
る。
ＭＯ８ＷＩＣの場合、ＭＯ８）ランジスタの基板（ナプ
ストレート）は、その構造及び電気的特性上から、ある
電位に保つ必要があり、かつ該基板は１ウエーハー状態
では全チップに共通に接続されている。
ストレート）は、その構造及び電気的特性上から、ある
電位に保つ必要があり、かつ該基板は１ウエーハー状態
では全チップに共通に接続されている。
従りて、ウェーハーテストに於いて、複数チップを並列
に試験する場合、これら複数チップ内に不良チップが存
在し、かつ不良状態が、前記サブストレードと接地端子
や入出力端子とのシヲートの場合、ＩＣテスタから前記
サブストレートに供給している電源の電位が不良チップ
によって変動し、並列に測定している他のチップに対し
ても本来供給しようとしていた電圧な印加できずに正常
な試験が不可能となる。
に試験する場合、これら複数チップ内に不良チップが存
在し、かつ不良状態が、前記サブストレードと接地端子
や入出力端子とのシヲートの場合、ＩＣテスタから前記
サブストレートに供給している電源の電位が不良チップ
によって変動し、並列に測定している他のチップに対し
ても本来供給しようとしていた電圧な印加できずに正常
な試験が不可能となる。
本発明の目的は以上の問題点を解決した、並列測定時の
試験方法を提供することｋある。
試験方法を提供することｋある。
本発明によれば複数個のＩＣを並列試験する場合に於い
て、第１Ｋ複数個の被測定ＩＣの内の１ケのみを試験装
置の試験回路と接続し、他の被測定ＩＣは前記試験回路
とは接続せず、前記１ケの被測定ＩＣのみ試験し、該判
定結果を一時的に記憶し、前記試験回路と接続し試験す
る前記動作を前記複数個分線り返えし該複数個の判定結
果を各々１立に記憶し、第２に、前記第１の試験結果で
「良」と判定された前記被測定ＩＣ全てを前記試験装置
の前記試験回路と接続し、複数個のＩＣを並列に試験す
る試験方法が得られる。
て、第１Ｋ複数個の被測定ＩＣの内の１ケのみを試験装
置の試験回路と接続し、他の被測定ＩＣは前記試験回路
とは接続せず、前記１ケの被測定ＩＣのみ試験し、該判
定結果を一時的に記憶し、前記試験回路と接続し試験す
る前記動作を前記複数個分線り返えし該複数個の判定結
果を各々１立に記憶し、第２に、前記第１の試験結果で
「良」と判定された前記被測定ＩＣ全てを前記試験装置
の前記試験回路と接続し、複数個のＩＣを並列に試験す
る試験方法が得られる。
第１図は本発明による２ヶ並列試験を可能とし一般的Ｋ
ＩＣの試験項目としては、ＤＣパラメトリックテスト、
ファンクシ曹ナルテスト及びＡＣテストの３つに大別で
きる。
ＩＣの試験項目としては、ＤＣパラメトリックテスト、
ファンクシ曹ナルテスト及びＡＣテストの３つに大別で
きる。
始めに試験開始時は第１のチップ１のみがＩＣテスタの
第１の試験回路３と電気的に接続され、第２のチップ２
は第２の試験回路４とは分離、又サブストレート用電源
１０はチップ１及び２共通に接続された状態でシ冒−ト
障害試験を実行する。
第１の試験回路３と電気的に接続され、第２のチップ２
は第２の試験回路４とは分離、又サブストレート用電源
１０はチップ１及び２共通に接続された状態でシ冒−ト
障害試験を実行する。
この結果、サブストレートと各端子間が規格以上のイン
ピーダンスなら「良」、以下なら「否」として一時的に
レジスタ９に記憶しておく。次に前記第１のチップ１と
前記試験回路３とは電気的に分離され、第２のチップ２
と試験回路４が接続され第１のチップ１と同様のシ璽−
ト障害試験を実行し、該結果をレジスタ９に一時的に記
憶しておく。
ピーダンスなら「良」、以下なら「否」として一時的に
レジスタ９に記憶しておく。次に前記第１のチップ１と
前記試験回路３とは電気的に分離され、第２のチップ２
と試験回路４が接続され第１のチップ１と同様のシ璽−
ト障害試験を実行し、該結果をレジスタ９に一時的に記
憶しておく。
次に以上のシ璽−ト障害試験結果で第１のチップ１及び
第２のチップ２とも「良」ならば以後第１及び第２のチ
ップ１，２とも試験回路３及び４と −接続し、本
来性なうべきＤＣパラメトリック試験、ファンクシ璽ナ
ル試験、及びＡＣ試験を同時に並列試験する。
第２のチップ２とも「良」ならば以後第１及び第２のチ
ップ１，２とも試験回路３及び４と −接続し、本
来性なうべきＤＣパラメトリック試験、ファンクシ璽ナ
ル試験、及びＡＣ試験を同時に並列試験する。
又、前記シ璽−ト障害試験の結果「否」のチップが存在
する場合は該当するチップと試験回路とは再び分離され
、以後の本来の試験は「良」のチップのみを実行する。
する場合は該当するチップと試験回路とは再び分離され
、以後の本来の試験は「良」のチップのみを実行する。
このように本発明による試験方法によればクエーハーテ
ストに於いて複数個のチップを同時に並列測定する場合
、並列に測定するチップ内にサブストレートと各端子間
にシ冒−ト障害があっても、該シｗ）障害試験を試験の
始めに各チップ別に試験し「否」のチップとＩＣテスタ
の試験回路を分離することにより、残りの「良」のチッ
プが、「否」のチップに悪影響を受けることなく本来の
試験を可能とし、テスト時間の等価的な短縮をはかれる
点で、その効果は非常に大きい。
ストに於いて複数個のチップを同時に並列測定する場合
、並列に測定するチップ内にサブストレートと各端子間
にシ冒−ト障害があっても、該シｗ）障害試験を試験の
始めに各チップ別に試験し「否」のチップとＩＣテスタ
の試験回路を分離することにより、残りの「良」のチッ
プが、「否」のチップに悪影響を受けることなく本来の
試験を可能とし、テスト時間の等価的な短縮をはかれる
点で、その効果は非常に大きい。
第１図は本発明による２ケのＩＣを並列試験可能とした
ＩＣテスタの概略図で、 ↑ １−・第１．０被測定ＩＣ（チップ）、２・・・第２の
被測定ＩＣ’（チップ）、３・・・第１の試験回路、４
・・・第２の試験回路、５−・ドライバ回路、６・−コ
ンパレータ回路、７・・・試料用電源、８・・ＤＣ計測
回路、９−・・レジスタ、１０・・・サブストレート用
電源、１１・−・並列測定コントロール回路、１２・−
・波形フォーマット回路、１３・・・パターン発生器、
１４・−タイミング発生器である。
ＩＣテスタの概略図で、 ↑ １−・第１．０被測定ＩＣ（チップ）、２・・・第２の
被測定ＩＣ’（チップ）、３・・・第１の試験回路、４
・・・第２の試験回路、５−・ドライバ回路、６・−コ
ンパレータ回路、７・・・試料用電源、８・・ＤＣ計測
回路、９−・・レジスタ、１０・・・サブストレート用
電源、１１・−・並列測定コントロール回路、１２・−
・波形フォーマット回路、１３・・・パターン発生器、
１４・−タイミング発生器である。
Claims (1)
- 複数個のＩＣを並列試験する方法であって、第１に複数
個の被測定ＩＣの内の１ケのみを試験装置の試験回路と
接続し、他の被測定ＩＣは前記試験回路とは接続せず、
前記１夕の被測定ＩＣのみ試験し、該判定結果を一時的
に記憶し、前記試験回路と接続し試験する前記動作を前
記複数個分線り返えし該複数個の判定結果を各々独立に
記憶し、第２ｋ、前記第１の試験結果で「良」と判定さ
れた前記被測定ＩＣ全てを前記試験装置の前記試験回路
と接続し、複数個のＩＣを並列に試験する試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105385A JPS587573A (ja) | 1981-07-06 | 1981-07-06 | Ｉｃ試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105385A JPS587573A (ja) | 1981-07-06 | 1981-07-06 | Ｉｃ試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587573A true JPS587573A (ja) | 1983-01-17 |
Family
ID=14406192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105385A Pending JPS587573A (ja) | 1981-07-06 | 1981-07-06 | Ｉｃ試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103947A (ja) * | 1987-09-29 | 1990-04-17 | Tokyo Electron Ltd | 半導体ウエハの検査装置 |
-
1981
- 1981-07-06 JP JP56105385A patent/JPS587573A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103947A (ja) * | 1987-09-29 | 1990-04-17 | Tokyo Electron Ltd | 半導体ウエハの検査装置 |
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