JPH05211219A - 半導体記憶装置のバーンイン方法 - Google Patents
半導体記憶装置のバーンイン方法Info
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- JPH05211219A JPH05211219A JP5265891A JP5265891A JPH05211219A JP H05211219 A JPH05211219 A JP H05211219A JP 5265891 A JP5265891 A JP 5265891A JP 5265891 A JP5265891 A JP 5265891A JP H05211219 A JPH05211219 A JP H05211219A
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- memory device
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Abstract
(57)【要約】
【目的】 製作が容易で高信頼性を有する印加用電極を
備えたバーンイン装置を用いることができ、信頼性の高
いウエハ状態での半導体記憶装置のバーンイン方法を提
供する。 【構成】 プロービング検査で良品判定された半導体記
憶装置１１のパッド１３の一部または全てに、導電性突
起電極１４を形成する。半導体ウエハ１に、バーンイン
装置の電源および入力信号の印加用電極装置２を近接し
て配置する。良品判定された半導体記憶装置１１のパッ
ド１３に形成した導電性突起電極１４に印加用電極装置
２の印加用電極２１を接触させ、電源および入力信号を
半導体記憶装置１１に印加する。このとき、プロービン
グ検査で不良品判定された半導体記憶装置１２のパッド
１３と印加用電極２１とは距離ｄ離れており、半導体記
憶装置１２には電源および入力信号は印加されない。
備えたバーンイン装置を用いることができ、信頼性の高
いウエハ状態での半導体記憶装置のバーンイン方法を提
供する。 【構成】 プロービング検査で良品判定された半導体記
憶装置１１のパッド１３の一部または全てに、導電性突
起電極１４を形成する。半導体ウエハ１に、バーンイン
装置の電源および入力信号の印加用電極装置２を近接し
て配置する。良品判定された半導体記憶装置１１のパッ
ド１３に形成した導電性突起電極１４に印加用電極装置
２の印加用電極２１を接触させ、電源および入力信号を
半導体記憶装置１１に印加する。このとき、プロービン
グ検査で不良品判定された半導体記憶装置１２のパッド
１３と印加用電極２１とは距離ｄ離れており、半導体記
憶装置１２には電源および入力信号は印加されない。
Description
【０００１】
【産業上の利用分野】この発明は、ウエハ状態の半導体
記憶装置のバーンイン方法に関するものである。
記憶装置のバーンイン方法に関するものである。
【０００２】
【従来の技術】半導体記憶装置の市場における故障率を
低減させるため、半導体記憶装置の出荷検査を行う前
に、半導体記憶装置にストレスを印加し、潜在不良を顕
在化させ故障を起こすデバイスを除去するバーンインが
一般に行われている。従来、バーンインは、半導体記憶
装置をパッケージにモールド後、複数のソケットを備え
たバーンイン用ボードに装填し、半導体記憶装置に通常
使用状態に比べて高電源電圧を印加し、高温状態で動作
させることにより、半導体記憶装置にストレスを印加す
る方法が一般的であった。
低減させるため、半導体記憶装置の出荷検査を行う前
に、半導体記憶装置にストレスを印加し、潜在不良を顕
在化させ故障を起こすデバイスを除去するバーンインが
一般に行われている。従来、バーンインは、半導体記憶
装置をパッケージにモールド後、複数のソケットを備え
たバーンイン用ボードに装填し、半導体記憶装置に通常
使用状態に比べて高電源電圧を印加し、高温状態で動作
させることにより、半導体記憶装置にストレスを印加す
る方法が一般的であった。
【０００３】
【発明が解決しようとする課題】しかしながら近年、半
導体記憶装置をパッケージにモールドせずにチップ状態
のまま電子機器の基板に実装するようになってきた。こ
のチップ状態で半導体記憶装置を実装する場合、従来の
パッケージにモールド後にバーンインを行う方法は実施
できない。
導体記憶装置をパッケージにモールドせずにチップ状態
のまま電子機器の基板に実装するようになってきた。こ
のチップ状態で半導体記憶装置を実装する場合、従来の
パッケージにモールド後にバーンインを行う方法は実施
できない。
【０００４】パッケージモールド前の半導体記憶装置に
電源および入力信号を印加する手段として、プローブに
よる方法が考えられる。しかし、ウエハ状態でのバーン
インを考えた場合、１デバイス当り数本〜数十本のプロ
ーブが必要であり、さらに１ウエハ当りのデバイス数が
一般に数百以上あることを考慮すると、千本以上のプロ
ーブを１ウエハにプロービングすることが必要となる。
しかし、プローブの配置やプローブの形状変化を考慮す
ると、千本以上のプローブを備えたプロービング装置
（バーンイン用）の製作および高信頼性をもったプロー
ビングは極めて困難である。また、このプローブによる
方法では、ウエハ状態で半導体記憶装置の良否を判定す
るプロービング検査で不良品となった半導体記憶装置に
ついても電源および入力信号を印加することになり、仮
に不良品の半導体記憶装置に電源ショート等のために大
電流が流れた場合、電圧降下またはバーンイン装置の電
流制限作用により、良品の半導体記憶装置に対しても所
定の条件でのバーンインが行えなくなる。
電源および入力信号を印加する手段として、プローブに
よる方法が考えられる。しかし、ウエハ状態でのバーン
インを考えた場合、１デバイス当り数本〜数十本のプロ
ーブが必要であり、さらに１ウエハ当りのデバイス数が
一般に数百以上あることを考慮すると、千本以上のプロ
ーブを１ウエハにプロービングすることが必要となる。
しかし、プローブの配置やプローブの形状変化を考慮す
ると、千本以上のプローブを備えたプロービング装置
（バーンイン用）の製作および高信頼性をもったプロー
ビングは極めて困難である。また、このプローブによる
方法では、ウエハ状態で半導体記憶装置の良否を判定す
るプロービング検査で不良品となった半導体記憶装置に
ついても電源および入力信号を印加することになり、仮
に不良品の半導体記憶装置に電源ショート等のために大
電流が流れた場合、電圧降下またはバーンイン装置の電
流制限作用により、良品の半導体記憶装置に対しても所
定の条件でのバーンインが行えなくなる。
【０００５】この発明の目的は、製作が容易で高信頼性
を有する印加用電極を備えたバーンイン装置を用いるこ
とができ、信頼性の高いウエハ状態での半導体記憶装置
のバーンイン方法を提供することである。
を有する印加用電極を備えたバーンイン装置を用いるこ
とができ、信頼性の高いウエハ状態での半導体記憶装置
のバーンイン方法を提供することである。
【０００６】
【課題を解決するための手段】この発明の半導体記憶装
置のバーンイン方法は、半導体ウエハに形成した複数の
半導体記憶装置のうちプロービング検査で良品判定され
た半導体記憶装置のパッドに導電性突起電極を形成し、
導電性突起電極にバーンイン装置の印加用電極を接触し
て電源および入力信号を印加することを特徴とする。
置のバーンイン方法は、半導体ウエハに形成した複数の
半導体記憶装置のうちプロービング検査で良品判定され
た半導体記憶装置のパッドに導電性突起電極を形成し、
導電性突起電極にバーンイン装置の印加用電極を接触し
て電源および入力信号を印加することを特徴とする。
【０００７】
【作用】この発明の方法によれば、プロービング検査で
良品判定された半導体記憶装置のパッドに導電性突起電
極を形成し、導電性突起電極にバーンイン装置の印加用
電極を接触して電源および入力信号を印加するようにし
たことにより、導電性突起電極と接触するバーンイン装
置の印加用電極を簡単な形状とすることができ、容易に
製作できるとともに、形状変化が発生しにくくなり確実
に電源および入力信号を印加することができる。
良品判定された半導体記憶装置のパッドに導電性突起電
極を形成し、導電性突起電極にバーンイン装置の印加用
電極を接触して電源および入力信号を印加するようにし
たことにより、導電性突起電極と接触するバーンイン装
置の印加用電極を簡単な形状とすることができ、容易に
製作できるとともに、形状変化が発生しにくくなり確実
に電源および入力信号を印加することができる。
【０００８】また、プロービング検査で不良品判定され
た半導体記憶装置に電源および入力信号が印加されるこ
とがないため、プロービング検査で良品判定された半導
体記憶装置に適切な電源および入力信号を印加すること
ができる。
た半導体記憶装置に電源および入力信号が印加されるこ
とがないため、プロービング検査で良品判定された半導
体記憶装置に適切な電源および入力信号を印加すること
ができる。
【０００９】
【実施例】この発明の一実施例を図１に基づいて説明す
る。図１(a) に示すように、半導体ウエハ１には、プロ
ービング検査で良品判定された半導体記憶装置１１と不
良品判定された半導体記憶装置１２とが形成されてい
る。まず、プロービング検査で良品判定された半導体記
憶装置１１のパッド１３の一部または全てに、導電性突
起電極１４を形成する。プロービング検査で不良品判定
された半導体記憶装置１２のパッド１３には、導電性突
起電極１４は形成しない。
る。図１(a) に示すように、半導体ウエハ１には、プロ
ービング検査で良品判定された半導体記憶装置１１と不
良品判定された半導体記憶装置１２とが形成されてい
る。まず、プロービング検査で良品判定された半導体記
憶装置１１のパッド１３の一部または全てに、導電性突
起電極１４を形成する。プロービング検査で不良品判定
された半導体記憶装置１２のパッド１３には、導電性突
起電極１４は形成しない。
【００１０】つぎに、図１(b) に示すように、プロービ
ング検査で良品判定された半導体記憶装置１１のパッド
１３に導電性突起電極１４を形成した半導体ウエハ１
に、バーンイン装置の電源および入力信号の印加用電極
装置２を近接して配置する。図１(c) はプロービング検
査で良品判定された半導体記憶装置１１のバーンイン時
の断面図、図１(d) はプロービング検査で不良品判定さ
れた半導体記憶装置１２のバーンイン時の断面図であ
る。
ング検査で良品判定された半導体記憶装置１１のパッド
１３に導電性突起電極１４を形成した半導体ウエハ１
に、バーンイン装置の電源および入力信号の印加用電極
装置２を近接して配置する。図１(c) はプロービング検
査で良品判定された半導体記憶装置１１のバーンイン時
の断面図、図１(d) はプロービング検査で不良品判定さ
れた半導体記憶装置１２のバーンイン時の断面図であ
る。
【００１１】図１(c) に示すように、良品判定された半
導体記憶装置１１のパッド１３に形成した導電性突起電
極１４に印加用電極装置２の印加用電極２１を接触さ
せ、電源および入力信号を半導体記憶装置１１に印加す
る。半導体記憶装置１１のパッド１３と印加用電極２１
との距離ｄは数十μｍから百μｍ程度とする。このと
き、図１(d) に示すように、プロービング検査で不良品
判定された半導体記憶装置１２のパッド１３と印加用電
極２１とは距離ｄ離れており、半導体記憶装置１２には
電源および入力信号は印加されない。このため、仮に半
導体記憶装置１２に電源ショートや入力信号のリークが
ある場合でも、プロービング検査で良品判定された半導
体記憶装置１１のバーンインには何ら悪影響を及ぼさな
い。
導体記憶装置１１のパッド１３に形成した導電性突起電
極１４に印加用電極装置２の印加用電極２１を接触さ
せ、電源および入力信号を半導体記憶装置１１に印加す
る。半導体記憶装置１１のパッド１３と印加用電極２１
との距離ｄは数十μｍから百μｍ程度とする。このと
き、図１(d) に示すように、プロービング検査で不良品
判定された半導体記憶装置１２のパッド１３と印加用電
極２１とは距離ｄ離れており、半導体記憶装置１２には
電源および入力信号は印加されない。このため、仮に半
導体記憶装置１２に電源ショートや入力信号のリークが
ある場合でも、プロービング検査で良品判定された半導
体記憶装置１１のバーンインには何ら悪影響を及ぼさな
い。
【００１２】このようにこの実施例によれば、プロービ
ング検査で良品判定された半導体記憶装置１１のパッド
１３に導電性突起電極１４を形成し、導電性突起電極１
４を介して電源および入力信号を印加するので、バーン
イン装置の印加用電極２１の接触面を平面状にすること
ができ、印加用電極２１の製作が容易になると同時に、
印加用電極２１の形状を突起形状にする場合に比べ、形
状変化が発生しにくく、確実に電源および入力信号を半
導体記憶装置に印加することができる。
ング検査で良品判定された半導体記憶装置１１のパッド
１３に導電性突起電極１４を形成し、導電性突起電極１
４を介して電源および入力信号を印加するので、バーン
イン装置の印加用電極２１の接触面を平面状にすること
ができ、印加用電極２１の製作が容易になると同時に、
印加用電極２１の形状を突起形状にする場合に比べ、形
状変化が発生しにくく、確実に電源および入力信号を半
導体記憶装置に印加することができる。
【００１３】またこの実施例では、プロービング検査で
不良品判定された半導体記憶装置１２には電源および入
力信号を印加しないため、不良品判定された半導体記憶
装置１２に電源および入力信号を印加した場合に予想さ
れる電源電圧低下および入力信号波形のなまりや信号レ
ベルの低下と起こらず、バーンインの対象となるプロー
ビング検査で良品判定された半導体記憶装置１１に対
し、適切な電源および入力信号の印加が可能となる。
不良品判定された半導体記憶装置１２には電源および入
力信号を印加しないため、不良品判定された半導体記憶
装置１２に電源および入力信号を印加した場合に予想さ
れる電源電圧低下および入力信号波形のなまりや信号レ
ベルの低下と起こらず、バーンインの対象となるプロー
ビング検査で良品判定された半導体記憶装置１１に対
し、適切な電源および入力信号の印加が可能となる。
【００１４】
【発明の効果】この発明の半導体記憶装置のバーンイン
方法は、プロービング検査で良品判定された半導体記憶
装置のパッドに導電性突起電極を形成し、導電性突起電
極にバーンイン装置の印加用電極を接触して電源および
入力信号を印加するようにしたことにより、導電性突起
電極と接触するバーンイン装置の印加用電極を簡単な形
状とすることができ、容易に製作できるとともに、形状
変化が発生しにくくなり確実に電源および入力信号を印
加することができる。
方法は、プロービング検査で良品判定された半導体記憶
装置のパッドに導電性突起電極を形成し、導電性突起電
極にバーンイン装置の印加用電極を接触して電源および
入力信号を印加するようにしたことにより、導電性突起
電極と接触するバーンイン装置の印加用電極を簡単な形
状とすることができ、容易に製作できるとともに、形状
変化が発生しにくくなり確実に電源および入力信号を印
加することができる。
【００１５】また、プロービング検査で不良品判定され
た半導体記憶装置に電源および入力信号が印加されるこ
とがないため、プロービング検査で良品判定された半導
体記憶装置に適切な電源および入力信号を印加すること
ができる。このように、同一ウエハ上にある不良品判定
された半導体記憶装置の影響を受けることなく、ウエハ
状態で信頼性の高いバーンインが可能となる。
た半導体記憶装置に電源および入力信号が印加されるこ
とがないため、プロービング検査で良品判定された半導
体記憶装置に適切な電源および入力信号を印加すること
ができる。このように、同一ウエハ上にある不良品判定
された半導体記憶装置の影響を受けることなく、ウエハ
状態で信頼性の高いバーンインが可能となる。
【図１】(a) はこの発明の一実施例を説明するための導
電性突起電極の形成を示す斜視図である。(b) は同実施
例において半導体ウエハにバーンイン装置の印加用電極
装置を配置した一部断面斜視図である。(c) は同実施例
においてプロービング検査で良品判定された半導体記憶
装置のバーンイン時の断面図である。(d) は同実施例に
おいてプロービング検査で不良品判定された半導体記憶
装置のバーンイン時の断面図である。
電性突起電極の形成を示す斜視図である。(b) は同実施
例において半導体ウエハにバーンイン装置の印加用電極
装置を配置した一部断面斜視図である。(c) は同実施例
においてプロービング検査で良品判定された半導体記憶
装置のバーンイン時の断面図である。(d) は同実施例に
おいてプロービング検査で不良品判定された半導体記憶
装置のバーンイン時の断面図である。
１ 半導体ウエハ ２ 印加用電極装置 １１ プロービング検査で良品判定された半導体記憶
装置 １２ プロービング検査で不良品判定された半導体記
憶装置 １３ パッド １４ 導電性突起電極 ２１ 印加用電極
装置 １２ プロービング検査で不良品判定された半導体記
憶装置 １３ パッド １４ 導電性突起電極 ２１ 印加用電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
Claims (1)
- 【請求項１】 半導体ウエハに形成した複数の半導体記
憶装置のうちプロービング検査で良品判定された半導体
記憶装置のパッドに導電性突起電極を形成し、前記導電
性突起電極にバーンイン装置の印加用電極を接触して電
源および入力信号を印加することを特徴とする半導体記
憶装置のバーンイン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5265891A JPH05211219A (ja) | 1991-03-18 | 1991-03-18 | 半導体記憶装置のバーンイン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5265891A JPH05211219A (ja) | 1991-03-18 | 1991-03-18 | 半導体記憶装置のバーンイン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211219A true JPH05211219A (ja) | 1993-08-20 |
Family
ID=12920965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5265891A Pending JPH05211219A (ja) | 1991-03-18 | 1991-03-18 | 半導体記憶装置のバーンイン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211219A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274251A (ja) * | 1998-03-19 | 1999-10-08 | Hitachi Ltd | 半導体装置の製造方法 |
| US6040706A (en) * | 1996-11-07 | 2000-03-21 | Matsushita Electronics Corporation | Contactor and semiconductor device inspecting method |
-
1991
- 1991-03-18 JP JP5265891A patent/JPH05211219A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040706A (en) * | 1996-11-07 | 2000-03-21 | Matsushita Electronics Corporation | Contactor and semiconductor device inspecting method |
| US6340604B1 (en) | 1996-11-07 | 2002-01-22 | Matsushita Electric Industrial Co., Ltd. | Contactor and semiconductor device inspecting method |
| JPH11274251A (ja) * | 1998-03-19 | 1999-10-08 | Hitachi Ltd | 半導体装置の製造方法 |
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