JPH11274251A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11274251A JPH11274251A JP10069786A JP6978698A JPH11274251A JP H11274251 A JPH11274251 A JP H11274251A JP 10069786 A JP10069786 A JP 10069786A JP 6978698 A JP6978698 A JP 6978698A JP H11274251 A JPH11274251 A JP H11274251A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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-
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Abstract
(57)【要約】
【課題】半導体装置製造工程の一工程である電気的特性
検査工程において、被検体の電極パッドの大領域一括検
査を行う。 【解決手段】被検体の検査対象範囲に形成された検査対
象導体部の数と等しい数の電気的に独立した突起を備え
た検査構造体を被検体に押圧させて電気的特性検査を行
う。
検査工程において、被検体の電極パッドの大領域一括検
査を行う。 【解決手段】被検体の検査対象範囲に形成された検査対
象導体部の数と等しい数の電気的に独立した突起を備え
た検査構造体を被検体に押圧させて電気的特性検査を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に、検査工程の改善により半導体装置の歩
留まり向上を図った半導体装置の製造方法に関する。
法に係り、特に、検査工程の改善により半導体装置の歩
留まり向上を図った半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置は次の工程により製造
されている。◆ ・ウェハーに多数の素子を形成する素子形成工程 ・ウェハー（被検体）に形成された多数の素子をブロー
ビング検査（導通検査）するプロービング検査工程 ・ブロービング検査工程終了後、ウエーハをタイシング
（集積回路ことに切断）して複数のチップとするダイシ
ング工程 ・チップことに半導体装置としてパッケージするパッケ
ージ工程 ・半導体装置（被検体）をバーンイン検査（熱負荷検
査）するバーンイン検査工程 そして、上記の各工程のうち、プロービング検査及びバ
ーンイン検査における被検体と外部の検査システムと接
続方法は基本的に同じである。すなわち、被検体上に数
十ないし百数十μｍ程度のピッチでパターニングされ
た、数十ないし百数十μｍ□、厚さ１μｍ前後の個々の
Al（アルミニウム）合金もしくはその他の合金の電極パ
ッドに対して、個々に導電性の微細なプローブを機械的
に接触させる方法が採られる。微細なプローブとして
は、例えばW（タングステン）やNi（ニッケル）製の先
端径数十μｍ、長さ数十ｍｍの細針が用いられる。
されている。◆ ・ウェハーに多数の素子を形成する素子形成工程 ・ウェハー（被検体）に形成された多数の素子をブロー
ビング検査（導通検査）するプロービング検査工程 ・ブロービング検査工程終了後、ウエーハをタイシング
（集積回路ことに切断）して複数のチップとするダイシ
ング工程 ・チップことに半導体装置としてパッケージするパッケ
ージ工程 ・半導体装置（被検体）をバーンイン検査（熱負荷検
査）するバーンイン検査工程 そして、上記の各工程のうち、プロービング検査及びバ
ーンイン検査における被検体と外部の検査システムと接
続方法は基本的に同じである。すなわち、被検体上に数
十ないし百数十μｍ程度のピッチでパターニングされ
た、数十ないし百数十μｍ□、厚さ１μｍ前後の個々の
Al（アルミニウム）合金もしくはその他の合金の電極パ
ッドに対して、個々に導電性の微細なプローブを機械的
に接触させる方法が採られる。微細なプローブとして
は、例えばW（タングステン）やNi（ニッケル）製の先
端径数十μｍ、長さ数十ｍｍの細針が用いられる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術のプローブ構造では個々のプローブを高精度に位
置決めして固定するために大きな領域を要する。したが
って、面内により多くのプローブを配することが困難で
あり、一度に検査できる電極パッド数およびチップ数が
限られていた。◆そして、上記の問題を解決する技術
が、例えば特開平１-１４７３７４号公報、特開平９-１
４８３８９号公報、特開平９-２４３６６３号公報等に
開示されている。
来技術のプローブ構造では個々のプローブを高精度に位
置決めして固定するために大きな領域を要する。したが
って、面内により多くのプローブを配することが困難で
あり、一度に検査できる電極パッド数およびチップ数が
限られていた。◆そして、上記の問題を解決する技術
が、例えば特開平１-１４７３７４号公報、特開平９-１
４８３８９号公報、特開平９-２４３６６３号公報等に
開示されている。
【０００４】特開平１-１４７３７４号公報では、単一
のSi単結晶平板の主平面方向に複数の梁構造と、それら
おのおのの先端に突起を形成し、さらに突起から梁構造
の固定端方向へ導体層を形成している。
のSi単結晶平板の主平面方向に複数の梁構造と、それら
おのおのの先端に突起を形成し、さらに突起から梁構造
の固定端方向へ導体層を形成している。
【０００５】特開平９-１４８３８９号公報では、形状
の異なる三層のSi基板を積層し、うち最下層には複数の
梁構造と各梁構造の固定端近傍に圧電素子を配し、梁構
造先端と最上層の開放面とが導通するための手段を施し
ている。◆特開平９-２４３６６３号公報では、外部と
導通する突起の集合体を有するSi基板と固定板との間に
エラストマを介している。
の異なる三層のSi基板を積層し、うち最下層には複数の
梁構造と各梁構造の固定端近傍に圧電素子を配し、梁構
造先端と最上層の開放面とが導通するための手段を施し
ている。◆特開平９-２４３６６３号公報では、外部と
導通する突起の集合体を有するSi基板と固定板との間に
エラストマを介している。
【０００６】しかしながら、特開平１-１４７３７４号
公報では、Si基板内の配線を検査する領域よりも外側へ
延長しているため、必ず単一のSi基板中に検査領域内の
すべての突起を形成する必要があり、例えばウェハー一
枚を一括で検査しようとすることが困難である。◆ま
た、特開平９-１４８３８９号公報では、梁構造の途中
に圧電素子を設ける必要があり、多数のプローブを形成
する上でコスト面、歩留まり面で大きな問題がある。
公報では、Si基板内の配線を検査する領域よりも外側へ
延長しているため、必ず単一のSi基板中に検査領域内の
すべての突起を形成する必要があり、例えばウェハー一
枚を一括で検査しようとすることが困難である。◆ま
た、特開平９-１４８３８９号公報では、梁構造の途中
に圧電素子を設ける必要があり、多数のプローブを形成
する上でコスト面、歩留まり面で大きな問題がある。
【０００７】さらに、特開平９-２４３６６３号公報で
は、検査構造体の構造においてSi基板裏面に直接エラス
トマが設けられているが、梁構造を設けた場合各梁の周
囲には必ず貫通溝が形成されるので、押圧時の圧力によ
りそれが被検体側に流出する可能性がある。また、被検
体を一括検査する最に必要な多大な荷重によってエッチ
ングにより脆弱化したSi基板が破損する可能性がある。
は、検査構造体の構造においてSi基板裏面に直接エラス
トマが設けられているが、梁構造を設けた場合各梁の周
囲には必ず貫通溝が形成されるので、押圧時の圧力によ
りそれが被検体側に流出する可能性がある。また、被検
体を一括検査する最に必要な多大な荷重によってエッチ
ングにより脆弱化したSi基板が破損する可能性がある。
【０００８】本発明の課題は、半導体装置製造工程の一
工程である電気的特性検査工程において、ウェハーの電
極パッドの大領域一括検査を可能にすることである。
工程である電気的特性検査工程において、ウェハーの電
極パッドの大領域一括検査を可能にすることである。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、ウェハーに多数の素子を形成する素子
形成工程と、前記多数の素子が形成されたウェハー（被
検体）をプロービング検査するプロービング検査工程
と、前記多数の素子が形成されたウエーハ（被検体）を
バーンイン検査するバーンイン検査工程とを有する半導
体装置の製造方法であって、以下のように構成すること
を特徴とする。
めに、本発明は、ウェハーに多数の素子を形成する素子
形成工程と、前記多数の素子が形成されたウェハー（被
検体）をプロービング検査するプロービング検査工程
と、前記多数の素子が形成されたウエーハ（被検体）を
バーンイン検査するバーンイン検査工程とを有する半導
体装置の製造方法であって、以下のように構成すること
を特徴とする。
【００１０】（１）：前記プロービング検査工程及び／
又は前記バーンイン検査工程には、一主面に導電性の突
起を備え、前記突起と,前記一主面とは反対側の面に設
けられたパッドとが電気的に接続された検査構造体の前
記突起を前記被検体の所望の位置に押圧する工程が含ま
れていること。
又は前記バーンイン検査工程には、一主面に導電性の突
起を備え、前記突起と,前記一主面とは反対側の面に設
けられたパッドとが電気的に接続された検査構造体の前
記突起を前記被検体の所望の位置に押圧する工程が含ま
れていること。
【００１１】（２）：（１）において、前記検査構造体
は一主面に導電性の突起を備え、前記突起と,前記一主
面とは反対側の面に設けられたパッドとが電気的に接続
された第一板材と、前記第一板材の前記パッド形成面側
に配置された第二板材であって、前記パッドと,前記第
二板材に形成された配線とが電気的に接続された第二板
材と、前記第一板材と前記第二板材との間に配置された
第三板材であって、ヤング率が６０GPa以上の材質で形
成され,厚さが１００μｍ以上である第三板材とを備え
た。
は一主面に導電性の突起を備え、前記突起と,前記一主
面とは反対側の面に設けられたパッドとが電気的に接続
された第一板材と、前記第一板材の前記パッド形成面側
に配置された第二板材であって、前記パッドと,前記第
二板材に形成された配線とが電気的に接続された第二板
材と、前記第一板材と前記第二板材との間に配置された
第三板材であって、ヤング率が６０GPa以上の材質で形
成され,厚さが１００μｍ以上である第三板材とを備え
た。
【００１２】（３）：（２）において、前記ウェハーの
前記第一板材に対向する面に形成された検査導体部の数
と、前記第一板材の形成された電気的に独立な前記突起
の数とが等しいこと。
前記第一板材に対向する面に形成された検査導体部の数
と、前記第一板材の形成された電気的に独立な前記突起
の数とが等しいこと。
【００１３】（４）：（２）または（３）において、前
記突起は複数存在し、隣り合う２個の突起を結ぶ直線上
を横切る貫通溝が前記第一板材に設けられていること。
記突起は複数存在し、隣り合う２個の突起を結ぶ直線上
を横切る貫通溝が前記第一板材に設けられていること。
【００１４】（５）：（２）乃至（４）のいずれかにお
いて、前記突起と前記第三板材との間に空間が存在する
こと。
いて、前記突起と前記第三板材との間に空間が存在する
こと。
【００１５】（６）：（１）乃至（５）のいずれかにお
いて、前記第一板材が実質同一平面内に複数設けられた
こと。
いて、前記第一板材が実質同一平面内に複数設けられた
こと。
【００１６】（７）：（１）乃至（６）のいずれかにお
いて、前記突起を前記被検体の所望の位置に押圧する時
に、前記第一板材の突起以外の面の一部もしくは全域と
前記被検体とが接触すること。
いて、前記突起を前記被検体の所望の位置に押圧する時
に、前記第一板材の突起以外の面の一部もしくは全域と
前記被検体とが接触すること。
【００１７】
【発明の実施の形態】以下、本発明のー実施形態を図面
を参照して説明する。◆本実施形態の半導体装置の製造
方法は次の工程を含んでいる。◆ ・ウェハーに多数の素子を形成する素子形成工程 ・複数の素子が形成されたウエーハをプロービング検査
（導通検査）するブロービング検査工程 ・複数の素子が形成されたウェハーをバーンイン検査
（熱負荷検査）するバーンイン検査工程 以下、各工程ことにその詳細を説明する。
を参照して説明する。◆本実施形態の半導体装置の製造
方法は次の工程を含んでいる。◆ ・ウェハーに多数の素子を形成する素子形成工程 ・複数の素子が形成されたウエーハをプロービング検査
（導通検査）するブロービング検査工程 ・複数の素子が形成されたウェハーをバーンイン検査
（熱負荷検査）するバーンイン検査工程 以下、各工程ことにその詳細を説明する。
【００１８】〔素子形成工程〕素子形成は単結晶Siイン
ゴツトを薄くスライスして表面を鏡面研磨したウェハー
に対して、製造する素子の仕様ことに多数の単位工程を
経て行われる。その詳細を述べることは省略するが、た
とえはー般的なC-MOS(Complrementary Metal Oxide Sem
iconductor)の場合、大きく分けて、ウエーハ基板のＰ
型、Ｎ型形成工程、素子分離工程、ゲート形成工程、ソ
ース/ドレイン形成工程、配線工程、保護膜形成工程な
どを経て形成される。
ゴツトを薄くスライスして表面を鏡面研磨したウェハー
に対して、製造する素子の仕様ことに多数の単位工程を
経て行われる。その詳細を述べることは省略するが、た
とえはー般的なC-MOS(Complrementary Metal Oxide Sem
iconductor)の場合、大きく分けて、ウエーハ基板のＰ
型、Ｎ型形成工程、素子分離工程、ゲート形成工程、ソ
ース/ドレイン形成工程、配線工程、保護膜形成工程な
どを経て形成される。
【００１９】Ｐ型、Ｎ型形成工程はウェハー表面にＢや
Ｐのイオン打ち込みを行い、後に拡散により表面上で引
き延ばすものである。◆素子分離工程は上記の表面にSi
酸化膜を形成し、領域選択のための窒化膜パターニング
を施し、パターニングされない部分の酸化膜を選択的に
成長させることにより、個々を微細素子に分離するもの
である。◆ゲート形成工程は上記の各素子間に厚さ数nm
のゲート酸化膜を形成し、その上部にポリSiをCVD(Chem
ical Vapor Deposition)法により堆積した後、所定寸法
に加工し電極を形成するものである。
Ｐのイオン打ち込みを行い、後に拡散により表面上で引
き延ばすものである。◆素子分離工程は上記の表面にSi
酸化膜を形成し、領域選択のための窒化膜パターニング
を施し、パターニングされない部分の酸化膜を選択的に
成長させることにより、個々を微細素子に分離するもの
である。◆ゲート形成工程は上記の各素子間に厚さ数nm
のゲート酸化膜を形成し、その上部にポリSiをCVD(Chem
ical Vapor Deposition)法により堆積した後、所定寸法
に加工し電極を形成するものである。
【００２０】ソース/ドレイン形成工程は、ゲート電極
形成後にＰやＢなどの不純物をイオン打ち込みし、活性
化アニールによってソースノドレイン拡散層を形成する
ものである。
形成後にＰやＢなどの不純物をイオン打ち込みし、活性
化アニールによってソースノドレイン拡散層を形成する
ものである。
【００２１】配線工程はAl配線や層間絶縁膜などを積み
重ねることにより、上記で分離した各素子を電気的につ
なぎ合わせる工程である。
重ねることにより、上記で分離した各素子を電気的につ
なぎ合わせる工程である。
【００２２】保護膜形成工程は上記のようにして形成さ
れた微細素子への外部からの不純物や水分の進入を阻止
したり、後に回路をパッケ-ジングする際の機械的スト
レスを緩和させるために行う工程であり，回路表面に保
護膜を形成するものである。
れた微細素子への外部からの不純物や水分の進入を阻止
したり、後に回路をパッケ-ジングする際の機械的スト
レスを緩和させるために行う工程であり，回路表面に保
護膜を形成するものである。
【００２３】一枚のウェハーは厚さ数百μｍ、直径４イ
ンチないし８インチ程度の大きさであり、上記の工程を
経てこの表面に例えばDRAM(Dynamic Ramdom Access Mem
ory)の場合で２００ないし４００個の回路が形成され
る。一つの回路の大きさはー辺数ないし十数ｍｍであ
り、またー回路中には数十ないし数百の電極パッドか設
けられる。各電極パッド表面はー辺数十μｍの四辺形を
なしている。
ンチないし８インチ程度の大きさであり、上記の工程を
経てこの表面に例えばDRAM(Dynamic Ramdom Access Mem
ory)の場合で２００ないし４００個の回路が形成され
る。一つの回路の大きさはー辺数ないし十数ｍｍであ
り、またー回路中には数十ないし数百の電極パッドか設
けられる。各電極パッド表面はー辺数十μｍの四辺形を
なしている。
【００２４】〔ブロービング検査工程〕素子形成工程で
形成した各素子の電気信号の導通を検査する工程であ
り、通常、ブローブ装置を用いて各プローブを回路中の
電極パッドに一つずつ接触させることにより行う。
形成した各素子の電気信号の導通を検査する工程であ
り、通常、ブローブ装置を用いて各プローブを回路中の
電極パッドに一つずつ接触させることにより行う。
【００２５】〔バーンイン検査工程〕回路に熱的、電気
的ストレスを付与して不良を加速選別する検査工程であ
る。この工程もプロービング検査工程と同様の方法によ
って電極パッドに各プローブを接触させる。
的ストレスを付与して不良を加速選別する検査工程であ
る。この工程もプロービング検査工程と同様の方法によ
って電極パッドに各プローブを接触させる。
【００２６】さて、図１は本発明に係るブロービング検
査工程及びバーンイン検査工程で用いる検査体構造を示
す略断面図である。第一板材１は単一のSi平面基板をエ
ッチングして被検体２に対向する面に突起１１群を形成
したものである。突起１１群の先端は被検体２と外部と
の導通を得るための配線パターン１２が、ウェハープロ
セス技術を用いて形成されており、配線パターン１２は
第一板材１に設けられた貫通孔１３を経て第一板材の突
起１１群を形成した面とは反対側の面（以下、裏面とい
う。）まで電気的につながっている。第一板材１の裏面
には、配線パターン１２の端部に形成されたパッド１２
１部を除いて絶縁膜３が設けられている。ここで、第一
板材の投影面内に存在する被検体の検査すべきパッド
（図示せず）の導通経路が、第一板材内において第一板
材の投影面内に全て存在するように構成されているた
め、本発明の目的を達することができる。
査工程及びバーンイン検査工程で用いる検査体構造を示
す略断面図である。第一板材１は単一のSi平面基板をエ
ッチングして被検体２に対向する面に突起１１群を形成
したものである。突起１１群の先端は被検体２と外部と
の導通を得るための配線パターン１２が、ウェハープロ
セス技術を用いて形成されており、配線パターン１２は
第一板材１に設けられた貫通孔１３を経て第一板材の突
起１１群を形成した面とは反対側の面（以下、裏面とい
う。）まで電気的につながっている。第一板材１の裏面
には、配線パターン１２の端部に形成されたパッド１２
１部を除いて絶縁膜３が設けられている。ここで、第一
板材の投影面内に存在する被検体の検査すべきパッド
（図示せず）の導通経路が、第一板材内において第一板
材の投影面内に全て存在するように構成されているた
め、本発明の目的を達することができる。
【００２７】第一板材１の裏面には第三板材４が接合さ
れている。第三板材４は、第一板材の平坦性確保、補強
の目的で用いるものである。したがってSi、AlN、金
属、あるいはガラスなどヤング率が６０GPa以上のもの
が望ましく、また、厚さが１００μｍ以上の部材により
構成されることが望ましい。第三板材４のさらに裏面に
は、エラストマ５が設けられており、さらにその裏面に
第二板材６が設けられている。第二板材６は、一般には
多層の導通配線が展開されたガラスエポキシ多層プリン
ト基板が用いられる。エラストマ５は、第一板材１の突
起１１群を形成した主面が被検体面に対して相対的に傾
いていた場合、その向きを被検体に倣わせること、およ
び被検体と第一板材との押し付け量のばらつきに伴う荷
重ばらつきを低減させる目的で用いられる。したがっ
て、通常はヤング率が小さく、例えばゴム弾性的挙動を
示すエラストマが用いられる。あるいは、複数のコイル
ばねなどを面内に一つもしくは複数配置してもよい。導
通構造体７は、ここでは配線パターン１２と第二板材６
との導通を図るために用いられる。導通構造体７は、例
えば1.5mm以下の隣接ピッチに対応する微細なスプリン
グ付きコンタクトプローブが用いられる。またあるい
は、導通構造体７として1.5mm以下の微細なピッチに対
応するはんだボールを用いてもよい。また第一板材１
は、Siの代わりにポリイミドなどの有機板材面内に導体
のめっきによって突起１１群、配線パターン１２を形成
したものを用いてもよい。矢印３１は導通経路の一例を
示す。
れている。第三板材４は、第一板材の平坦性確保、補強
の目的で用いるものである。したがってSi、AlN、金
属、あるいはガラスなどヤング率が６０GPa以上のもの
が望ましく、また、厚さが１００μｍ以上の部材により
構成されることが望ましい。第三板材４のさらに裏面に
は、エラストマ５が設けられており、さらにその裏面に
第二板材６が設けられている。第二板材６は、一般には
多層の導通配線が展開されたガラスエポキシ多層プリン
ト基板が用いられる。エラストマ５は、第一板材１の突
起１１群を形成した主面が被検体面に対して相対的に傾
いていた場合、その向きを被検体に倣わせること、およ
び被検体と第一板材との押し付け量のばらつきに伴う荷
重ばらつきを低減させる目的で用いられる。したがっ
て、通常はヤング率が小さく、例えばゴム弾性的挙動を
示すエラストマが用いられる。あるいは、複数のコイル
ばねなどを面内に一つもしくは複数配置してもよい。導
通構造体７は、ここでは配線パターン１２と第二板材６
との導通を図るために用いられる。導通構造体７は、例
えば1.5mm以下の隣接ピッチに対応する微細なスプリン
グ付きコンタクトプローブが用いられる。またあるい
は、導通構造体７として1.5mm以下の微細なピッチに対
応するはんだボールを用いてもよい。また第一板材１
は、Siの代わりにポリイミドなどの有機板材面内に導体
のめっきによって突起１１群、配線パターン１２を形成
したものを用いてもよい。矢印３１は導通経路の一例を
示す。
【００２８】図２は本発明の他の実施例に係る検査構造
体の第一板材の構造を示し、図２(a)は上面図、図２(b)
は側面図、図２(c)は下面図をそれぞれ示す。各図にお
いて領域R1は被検体のうち一つのチップの面積に対応し
ている。また中心より左の２チップ分の領域Ｒ２は隣接
する突起１１同士の間に第一板材１を厚さ方向に貫通す
るスリット１４を形成し、結果的に各突起１１を独立の
梁構造の上に設けたものであり、右の２チップ分の領域
Ｒ３はそれを施さない例である。いずれの場合も、図２
（b）から明らかなように、各突起１１の裏面は第一板
材１を例えばエッチングで薄く形成し、梁構造の上部に
空間ができるよう構成されている。領域Ｒ２はスリット
があるため領域Ｒ３よりも強度的に弱くなるが、領域Ｒ
３よりも大きなたわみ量が確保できるため、表面凹凸の
大きなものを測定するのに適している。配線パターン１
２は第一板材１の厚さ方向を貫通した後、第一板材１の
裏面で貫通部とは異なる位置でパッド１２１を形成して
いる。このように構成すれば、被検体のパッドおよびそ
れに対応する突起の配列ピッチが非常に微細な場合で
も、裏面の配線パターン１２１１を通じてパッド１２１
の配列ピッチをそれよりも大きくすることが可能とな
る。この場合も、図１にて述べたように、第一板材の投
影面内に入る検査すべきパッドとつながるすべての配線
が第一板材内に構成されているので、本発明の課題を解
決することができる。図３は図２で示した第一板材を用
いて構成した検査構造体の断面図である。
体の第一板材の構造を示し、図２(a)は上面図、図２(b)
は側面図、図２(c)は下面図をそれぞれ示す。各図にお
いて領域R1は被検体のうち一つのチップの面積に対応し
ている。また中心より左の２チップ分の領域Ｒ２は隣接
する突起１１同士の間に第一板材１を厚さ方向に貫通す
るスリット１４を形成し、結果的に各突起１１を独立の
梁構造の上に設けたものであり、右の２チップ分の領域
Ｒ３はそれを施さない例である。いずれの場合も、図２
（b）から明らかなように、各突起１１の裏面は第一板
材１を例えばエッチングで薄く形成し、梁構造の上部に
空間ができるよう構成されている。領域Ｒ２はスリット
があるため領域Ｒ３よりも強度的に弱くなるが、領域Ｒ
３よりも大きなたわみ量が確保できるため、表面凹凸の
大きなものを測定するのに適している。配線パターン１
２は第一板材１の厚さ方向を貫通した後、第一板材１の
裏面で貫通部とは異なる位置でパッド１２１を形成して
いる。このように構成すれば、被検体のパッドおよびそ
れに対応する突起の配列ピッチが非常に微細な場合で
も、裏面の配線パターン１２１１を通じてパッド１２１
の配列ピッチをそれよりも大きくすることが可能とな
る。この場合も、図１にて述べたように、第一板材の投
影面内に入る検査すべきパッドとつながるすべての配線
が第一板材内に構成されているので、本発明の課題を解
決することができる。図３は図２で示した第一板材を用
いて構成した検査構造体の断面図である。
【００２９】図４は本発明のさらに他の実施例に係る検
査構造体の第一板材の構造を示し、図４(a)は上面図、
図４(b)は側面図をそれぞれ示す。
査構造体の第一板材の構造を示し、図４(a)は上面図、
図４(b)は側面図をそれぞれ示す。
【００３０】本実施例においては、図４（b）に示すよ
うに、第三板材４には貫通孔４１が、第一板材１のパッ
ド１２１に対応する位置に設けられており、パッド１２
１との接触部から第三板材４の上面にかけて配線パター
ン４２が設けられている。配線パターン４２は貫通孔４
１とは異なる位置でパッド４２１を構成している。また
導通構造体７は、第三板材４のパッド４２１と第二板材
６とを接続している。
うに、第三板材４には貫通孔４１が、第一板材１のパッ
ド１２１に対応する位置に設けられており、パッド１２
１との接触部から第三板材４の上面にかけて配線パター
ン４２が設けられている。配線パターン４２は貫通孔４
１とは異なる位置でパッド４２１を構成している。また
導通構造体７は、第三板材４のパッド４２１と第二板材
６とを接続している。
【００３１】本実施例は第三板材４に配線パターン４２
を形成するため、先の実施例（図３）に較べ構造が複雑
になる。しかし、先の実施例（図３）では、導通構造体
７と接触するパッドの位置が、薄くエッチングした梁構
造部を避ける必要があったのに対し、本実施例ではその
必要がないため、突起１１の数が非常に多い場合でも、
パッド配置冗長性の向上、配線形状自由度向上の作用に
より、容易にかつ高密度にそれらを配置することが可能
になる。
を形成するため、先の実施例（図３）に較べ構造が複雑
になる。しかし、先の実施例（図３）では、導通構造体
７と接触するパッドの位置が、薄くエッチングした梁構
造部を避ける必要があったのに対し、本実施例ではその
必要がないため、突起１１の数が非常に多い場合でも、
パッド配置冗長性の向上、配線形状自由度向上の作用に
より、容易にかつ高密度にそれらを配置することが可能
になる。
【００３２】図５は本発明のさらに他の実施例に係る検
査構造体の第一板材の構造を示し、図５(a)は断面図、
図５(b)は下面図をそれぞれ示す。
査構造体の第一板材の構造を示し、図５(a)は断面図、
図５(b)は下面図をそれぞれ示す。
【００３３】本実施例では、第一板材１は実質的に同一
面内に複数配置されている。これらは単一の第三板材４
に接着剤により接合することで達成される。ただし、第
三板材４は、実際の寸法や配置の状態に合わせ、複数存
在してもよい。この実施例は、例えば被検体であるウェ
ハー全面など、より大領域を一括して検査する際に採ら
れる。これは、これまで述べたように、ひとつの第一板
材の投影面内に存在する検査すべきパッド数からの導通
経路を、当該の第一板材内に全て形成することにより達
せられるものである。
面内に複数配置されている。これらは単一の第三板材４
に接着剤により接合することで達成される。ただし、第
三板材４は、実際の寸法や配置の状態に合わせ、複数存
在してもよい。この実施例は、例えば被検体であるウェ
ハー全面など、より大領域を一括して検査する際に採ら
れる。これは、これまで述べたように、ひとつの第一板
材の投影面内に存在する検査すべきパッド数からの導通
経路を、当該の第一板材内に全て形成することにより達
せられるものである。
【００３４】図６は本発明のさらに他の実施例に係る検
査構造体の被検体検査時の状態を示し、特に被検体と第
一板材１の突起部近傍のみの断面図である。本実施例に
おいて、第一板材１は被検体２の保護膜２１に裏面を接
触し、突起１１の導電膜２２との接触位置と、第一板材
１の裏面と保護膜２１との接触位置の高さの差を、梁部
１５のたわみによって吸収している状態を示している。
この検査方法の形態は、第一板材１全域にわたる各突起
のAl膜接触圧力を均一に制御する上で重要である。すな
わち、止むを得ず生じる第一板材１と被検体との主面同
士の相対的な勾配や、両者の面内のうねり、凹凸あるい
は被検体の第一板材への押し付け量のばらつきにより生
じる梁部１５のたわみvの変化に基づく荷重の変化を、
第一板材１裏面を保護膜２１に接触させることにより相
対的にキャンセルできるためである。したがって、突起
１１がAl膜２２を押圧する荷重は、常に梁部のたわみv
により一定値に制御でき、梁の材質、寸法を適正化する
だけで常に所望の安定した荷重量が得られる。このと
き、第一板材１にSiを用いている場合は、梁部１５の下
端部１５１に作用する引っ張り応力が約２MPa±１MPaを
超えないようにすることが、梁部１５の破損を防止する
上で重要であり、かつ安定導通を図るためには突起先端
に作用する荷重を１gf以上にする必要がある。実験の結
果、この両者の条件を満たす梁寸法は、長さLが0.8から
２ｍｍ、厚さtpが３０から５０μｍ、幅を被検体のパッ
ド２３のレイアウトの最小ピッチに対応させ、たわみv
を１５μｍ以下とし、これらに対応するために突起高さ
hpを２０から４０μｍに設定することが有効であること
がわかった。
査構造体の被検体検査時の状態を示し、特に被検体と第
一板材１の突起部近傍のみの断面図である。本実施例に
おいて、第一板材１は被検体２の保護膜２１に裏面を接
触し、突起１１の導電膜２２との接触位置と、第一板材
１の裏面と保護膜２１との接触位置の高さの差を、梁部
１５のたわみによって吸収している状態を示している。
この検査方法の形態は、第一板材１全域にわたる各突起
のAl膜接触圧力を均一に制御する上で重要である。すな
わち、止むを得ず生じる第一板材１と被検体との主面同
士の相対的な勾配や、両者の面内のうねり、凹凸あるい
は被検体の第一板材への押し付け量のばらつきにより生
じる梁部１５のたわみvの変化に基づく荷重の変化を、
第一板材１裏面を保護膜２１に接触させることにより相
対的にキャンセルできるためである。したがって、突起
１１がAl膜２２を押圧する荷重は、常に梁部のたわみv
により一定値に制御でき、梁の材質、寸法を適正化する
だけで常に所望の安定した荷重量が得られる。このと
き、第一板材１にSiを用いている場合は、梁部１５の下
端部１５１に作用する引っ張り応力が約２MPa±１MPaを
超えないようにすることが、梁部１５の破損を防止する
上で重要であり、かつ安定導通を図るためには突起先端
に作用する荷重を１gf以上にする必要がある。実験の結
果、この両者の条件を満たす梁寸法は、長さLが0.8から
２ｍｍ、厚さtpが３０から５０μｍ、幅を被検体のパッ
ド２３のレイアウトの最小ピッチに対応させ、たわみv
を１５μｍ以下とし、これらに対応するために突起高さ
hpを２０から４０μｍに設定することが有効であること
がわかった。
【００３５】図７は本発明のさらに他の実施例に係る検
査構造体の略断面図である。本実施例は、図５で述べた
検査構造体を被検体の所望の位置に接触させた状態で、
これらを剛な構造のケーシングにてパッキングしたもの
である。これは上述したようなバーンイン検査を、例え
ばウェハー全域にわたって一括に行うといった大領域検
査の形態を示している。このようにパッキングすること
は、高精度に押圧したままで可搬性を持たせることを目
的としており、この状態にしたものを複数一括して電気
加熱炉の中に搬入し、所望の高温状態を与えることによ
って、多数のウェハーを一括してバーンイン検査するこ
とが可能である。
査構造体の略断面図である。本実施例は、図５で述べた
検査構造体を被検体の所望の位置に接触させた状態で、
これらを剛な構造のケーシングにてパッキングしたもの
である。これは上述したようなバーンイン検査を、例え
ばウェハー全域にわたって一括に行うといった大領域検
査の形態を示している。このようにパッキングすること
は、高精度に押圧したままで可搬性を持たせることを目
的としており、この状態にしたものを複数一括して電気
加熱炉の中に搬入し、所望の高温状態を与えることによ
って、多数のウェハーを一括してバーンイン検査するこ
とが可能である。
【００３６】
【発明の効果】本発明によれば、半導体装置製造工程の
一工程である電気的特性検査工程において、被検体の電
極パッドの大領域一括検査が可能となる。
一工程である電気的特性検査工程において、被検体の電
極パッドの大領域一括検査が可能となる。
【図１】本発明の一実施例に係る検査体構造の略断面図
である。
である。
【図２】本発明の他の実施例に係る検査体構造の構造図
である。
である。
【図３】本発明の他の実施例に係る検査体構造の構造図
である。
である。
【図４】本発明のさらに他の実施例に係る検査体構造の
構造図である。
構造図である。
【図５】本発明のさらに他の実施例に係る検査体構造の
構造図である。
構造図である。
【図６】本発明のさらに他の実施例に係る検査体構造の
構造図である。
構造図である。
【図７】本発明のさらに他の実施例に係る検査体構造の
構造図である。
構造図である。
１…第一板材、２…被検体、３…絶縁膜、４…第三板
材、５…エラストマ、６…第二板材、７…導通構造体、
１１…突起、１２…配線パターン、１３…貫通孔、１４
…貫通スリット、４１…貫通孔、４２…配線パターン、
１２１…パッド、４２１…パッド。
材、５…エラストマ、６…第二板材、７…導通構造体、
１１…突起、１２…配線パターン、１３…貫通孔、１４
…貫通スリット、４１…貫通孔、４２…配線パターン、
１２１…パッド、４２１…パッド。
フロントページの続き (72)発明者 太田 裕之 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 遠藤 喜重 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 原田 武 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 金丸 昌敏 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 明石 照久 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 細金 敦 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 有賀 昭彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 伴 直人 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (7)
- 【請求項１】 ウェハーに多数の素子を形成する素子形
成工程と、前記多数の素子が形成されたウェハー（被検
体）をプロービング検査するプロービング検査工程と、
前記多数の素子が形成されたウエーハ（被検体）をバー
ンイン検査するバーンイン検査工程とを有する半導体装
置の製造方法であって、前記プロービング検査工程及び
／又は前記バーンイン検査工程には、一主面に導電性の
突起を備え、前記突起と,前記一主面とは反対側の面に
設けられたパッドとが電気的に接続された検査構造体の
前記突起を前記被検体の所望の位置に押圧する工程が含
まれていることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項1において、前記検査構造体は一
主面に導電性の突起を備え、前記突起と,前記一主面と
は反対側の面に設けられたパッドとが電気的に接続され
た第一板材と、前記第一板材の前記パッド形成面側に配
置された第二板材であって、前記パッドと,前記第二板
材に形成された配線とが電気的に接続された第二板材
と、前記第一板材と前記第二板材との間に配置された第
三板材であって、ヤング率が６０GPa以上の材質で形成
され,厚さが１００μｍ以上である第三板材とを備えて
いることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２において、前記被検体の前記第
一板材の検査対象範囲に形成された検査対象導体部の数
と、前記第一板材に形成された電気的に独立した前記突
起の数とが等しいことを特徴とする半導体装置の製造方
法。 - 【請求項４】 請求項２または３において、前記突起は
複数存在し、隣り合う２個の前記突起を結ぶ直線上を横
切る貫通溝が前記第一板材に設けられていることを特徴
とする半導体装置の製造方法。 - 【請求項５】 請求項２乃至４のいずれかにおいて、前
記突起と前記第三板材との間に空間が存在することを特
徴とする半導体装置の製造方法。 - 【請求項６】 請求項１乃至５のいずれかにおいて、前
記第一板材が実質同一平面内に複数設けられたことを特
徴とする半導体装置の製造方法。 - 【請求項７】 請求項１乃至６のいずれかにおいて、前
記突起を前記被検体の所望の位置に押圧する時に、前記
第一板材の突起以外の面の一部もしくは全域と前記被検
体とが接触することを特徴とする半導体装置の製造方
法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06978698A JP4006081B2 (ja) | 1998-03-19 | 1998-03-19 | 半導体装置の製造方法 |
| TW088104166A TW429592B (en) | 1998-03-19 | 1999-03-17 | Manufacturing method for semiconductor device |
| PCT/JP1999/001366 WO1999048147A1 (fr) | 1998-03-19 | 1999-03-18 | Procede pour fabriquer un dispositif semiconducteur |
| KR10-2000-7010326A KR100384287B1 (ko) | 1998-03-19 | 1999-03-18 | 반도체 장치 제조방법 |
| CNB2004100420108A CN1299344C (zh) | 1998-03-19 | 1999-03-18 | 半导体器件的测试设备 |
| MYPI99001011A MY122226A (en) | 1998-03-19 | 1999-03-18 | Process for manufacturing semiconductor device |
| US09/646,511 US6511857B1 (en) | 1998-03-19 | 1999-03-18 | Process for manufacturing semiconductor device |
| CNB998042013A CN1155070C (zh) | 1998-03-19 | 1999-03-18 | 制造半导体器件的方法 |
| US10/326,663 US7119362B2 (en) | 1998-03-19 | 2002-12-23 | Method of manufacturing semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06978698A JP4006081B2 (ja) | 1998-03-19 | 1998-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274251A true JPH11274251A (ja) | 1999-10-08 |
| JP4006081B2 JP4006081B2 (ja) | 2007-11-14 |
Family
ID=13412800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (2) | US6511857B1 (ja) |
| JP (1) | JP4006081B2 (ja) |
| KR (1) | KR100384287B1 (ja) |
| CN (2) | CN1299344C (ja) |
| MY (1) | MY122226A (ja) |
| TW (1) | TW429592B (ja) |
| WO (1) | WO1999048147A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507204B1 (en) | 1999-09-27 | 2003-01-14 | Hitachi, Ltd. | Semiconductor testing equipment with probe formed on a cantilever of a substrate |
| US6864695B2 (en) | 2000-09-20 | 2005-03-08 | Renesas Technology Corp. | Semiconductor device testing apparatus and semiconductor device manufacturing method using it |
| US6885208B2 (en) | 2001-09-12 | 2005-04-26 | Renesas Technology Corp. | Semiconductor device and test device for same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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