CN1155070C - 制造半导体器件的方法 - Google Patents
制造半导体器件的方法 Download PDFInfo
- Publication number
- CN1155070C CN1155070C CNB998042013A CN99804201A CN1155070C CN 1155070 C CN1155070 C CN 1155070C CN B998042013 A CNB998042013 A CN B998042013A CN 99804201 A CN99804201 A CN 99804201A CN 1155070 C CN1155070 C CN 1155070C
- Authority
- CN
- China
- Prior art keywords
- mentioned
- plain film
- protuberance
- film part
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 98
- 230000008569 process Effects 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000012360 testing method Methods 0.000 claims abstract description 99
- 239000004020 conductor Substances 0.000 claims abstract description 4
- 239000000523 sample Substances 0.000 claims description 50
- 238000004080 punching Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 15
- 230000005611 electricity Effects 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 49
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000009434 installation Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 229920001971 elastomer Polymers 0.000 description 6
- 229920003002 synthetic resin Polymers 0.000 description 6
- 239000000057 synthetic resin Substances 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 239000000806 elastomer Substances 0.000 description 5
- 239000011295 pitch Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000005452 bending Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000005507 spraying Methods 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- 230000032683 aging Effects 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- KWGRBVOPPLSCSI-WPRPVWTQSA-N (-)-ephedrine Chemical compound CN[C@@H](C)[C@H](O)C1=CC=CC=C1 KWGRBVOPPLSCSI-WPRPVWTQSA-N 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000006096 absorbing agent Substances 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 210000002615 epidermis Anatomy 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/073—Multiple probes
- G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
- G01R1/07314—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
- G01R1/06733—Geometry aspects
- G01R1/06744—Microprobes, i.e. having dimensions as IC details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
- G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
- Wire Bonding (AREA)
Abstract
用于制造半导体器件的工艺过程包括为了以大范围一次全部的方式测试被测物中的导电焊接点把具有数量与被测物中的测试目标区域上形成测试目标导电体的数量相等的电学上独立的凸出部的测试装置主体部分压向被测物的电特性测试步骤。
Description
技术领域
本发明涉及制造半导体器件的方法，而更详细地涉及通过改进测试工艺过程提高半导体器件生产率的制造半导体器件的方法。
背景技术
按照下列的工艺过程制造通常的半导体器件。
用于在晶片上形成大量元件的元件制作工艺过程。
用于对晶片上形成的元件实施探针测试(一种连续性测试)的探针测试工艺过程。
用于在完成探针测试工艺过程以后切割晶片(按每个集成电路切割晶片)以便形成许多芯片的切割工艺过程。
用于把每块芯片封装成半导体器件的封装工艺过程。
用于对半导体器件(被测对象)实施老化测试(一种热负载测试)的老化测试工艺过程。
在这样的情况下，在上述的工艺过程中间，在探针测试和老化测试中的被测对象、外部测试系统和连接方法基本上是相同的。就是说，使用使各个导电的精细探针与在被测对象上以大约几十微米到一百几十微米的间距构成图形的具有几十微米到一百几十微米的长度和宽度并用铝合金或其他合金制成的各个电极焊接点机械接触的方法。作为精密的探针，例如，使用用钨(W)或镍(Ni)制成具有几十微米的尖端直径和几十微米的长度的细探针。
然而，根据以上所述的在先技术的探针装置中，为了使各个探针精确定位以便固定，需要大的面积。因此，难以在表面内排列更多的探针，以致限制了能够同时测试的电极焊接点的数量和芯片的数量。
于是，例如在Japanese Patent Unexamined Publicalion No.1-147374、Japanese Patent Unexanined Publication No.9-148389、Japanese PatentUnexamined Pblication No.9-243663等等中公开了解决上述的问题的技术。
在Japanese Patent Unexamined Publication No.1-147374中，制作了在单片Si单晶平片上沿主平面方向形成许多梁式结构、在每个梁式结构的末端上形成凸出部和沿梁式结构固定端离开凸出部的方向形成导电层这样的结构。
在Japanese Patent Unexamined Publication No.9-148389中，制作了具有三层薄层的Si基片形成不同的分层状态、在最下面的薄层上在许多梁式结构和各个梁式结构的固定端附近排列压电元件以及设置用于使梁式结构的顶端与最上面的薄层的敞开表面导电的导电装置这样的结构。
在Japanese Patent Unexamined Publication No.9-243663中，在具有与外部导电的凸出部填料的Si基片和固定平片之间插入弹性体。
然而，在Japanese Patent Unexamined Publication No.1-147374中，由于在与Si基片里的探针(凸出部)形成表面基本上相同的表面上已经形成在Si基片里的引线终端(电极)，所以从电极正向进行电连接时有妨碍被测对象的问题。
进一步来说，在Japanese Patent Unexamined PublicationNo.9-148389中，由于必须在梁式结构中设置压电元件，所以考虑到许多探针的情况中的成本和产量，有很大的问题。
更进一步来说，在Japanese Patent Unexamined PublicationNo.9-243663中，在测试装置的构造中，在Si基片的背表面上直接设置弹性体，然而，在设置梁式结构的情况中在每个梁的周边内已经形成穿透凹槽，因此有在冲压的同时由于压力引起穿透凹槽向外到被测对象侧面的变形的可能性。另外，有由于测试被测对象的同时所必需的很大负载引起由蚀刻减薄的Si基片一次性全部破裂的问题。
发明内容
本发明的目的是在相当于半导体器件制造工艺过程内的一个工艺过程的电特性测试工艺过程中，可以实现在大面积范围内一次全部测试晶片中的电极焊接点(pad)。
为了达到上述的目的，根据本发明提供制造半导体器件的方法，包括：
用于在晶片上形成许多元件的元件制作工艺过程；
用于对形成许多元件的晶片(被测对象)实施探针测试的探针测试工艺过程；和
用于对形成许多元件的晶片或芯片8(被测对象)实施老化测试的老化测试工艺过程，
其中按下面所述制作结构。
(1)在探针测试工艺过程和/或老化测试工艺过程中，在主表面上设置导电的凸出部，并且包括用于使凸出部和在与主表面相反的表面上设置的焊接点被电连接的测试装置中的凸出部压向被测对象中的所希望的位置的工艺过程，其中所述主表面是衬底的主表面所述衬底具有第一部分和第二部分，所述第二部分比第一部分薄，所述导电的凸出部位于所述第二部分的区域中，当所述导电的凸出部受压时所述第二部分产生变形。
(2)在条款(1)中，测试装置装有在主表面上的导电凸出部，并且装有凸出部与在主表面相反的表面上设置的焊接点电连接的第一平片部分，在第一平片部分(件)的形成焊接点表面侧上配置的第二平片部分而在第二平片部分中焊接点与在第二平片部分上形成的布线电连接，以及由具有60吉帕或更大的杨氏模量和具有100微米或更大的厚度的材料组成的配置在第一平片部分和第二平片部分之间的第三平片部分。
(3)在条款(2)中，在所述凸出部压在所述晶片或芯片的所需位置的状态中，在向着所述晶片或芯片的所述第一平片部件的凸出表面中存在的测试导电体部分的数量和在按电学上独立的方式形成的第一平片部分中形成的凸出部的数量是互相相等的。
(4)在条款(2)或(3)中，许多凸出部是存在在第一平片部分里并且在第一平片部内设置与连接相邻两个凸出部的直线相交的穿透的凹槽。
(5)在条款(2)到(4)中的任一条款内，在凸出部和第三平片部分之间存在间隙。
(6)在条款(1)到(5)中的任一条款内，在基本上相同的平面内设置许多第一平片部分。
(7)在条款(1)到(6)中的任一条款内，当使凸出部冲压到被测对象中所希望的位置时第一平片部分中的除凸出部以外的部分或所有面积与被测对象处于接触。
本专利申请的发明人根据本发明的成果检索已知的技术。因此列出Japanese Patent Unexamined Publication No.5-24334、JapanesePatent Unexamined Publication No.6-1 23746、Japanese PatentUnexamined Publication No.7-7052和Japanese Patent UnexaminedPublication No.8-148553。然而，这些专利申请中无论那一篇都没有描述过如下所述的本发明。
在Japanese Patent Unexamined Publication No.5-24334中，公开了为了使获得较密集的探针排列成为可能，在薄而柔软的薄膜，也就是采用喷镀技术等等的膜片上形成许多金属凸出部并且使每个金属凸出部成为探针的结构。然而，由于通过在平坦的膜片表面上重新堆积镀层或者安装凸出部来制作和配置各个探针，所以在各个探针的高度上往往会产生差量，因此难以一次全部把许多探针引入到被测对象的电极焊接点。另外，在用堆积镀层的方法形成的探针中，在许多情况中凸出部的表面形状基本上成球面状并且将开始与被测对象进行大面积接触，因此为了使一个凸出部和电极焊接点导电需要大的负载。此外，在预先高精度地制作具有尖顶形状的喷镀模内形成镀层和通过去除喷镀模得到精密的作探针的凸出部的方法中，能够减小原有高度中的差量，然而，由于负载聚集在尖顶部分所以容易产生弹性变形。因此，由于重复使用使顶部形状变钝而难以长期使用。结果，必须频繁地更换探针，因而增加测试成本。
在JaDanese Patent Unexamined Publication No.6-123746中，公开了通过选定合成树脂和金属作基底材料(一种卡片)在基底材料中形成凹口以便形成能够独立弹性变形的探针的结构。然而，由于用于形成探针的基底材料是合成树脂和金属，所以对相当于被测对象的材料的Si来说，热膨胀系数有很大的差异。因此，当形成与例如晶片的全部面积或诸如此类大的被测对象相对应的探针时，有由于测试环境的温度变化在基底材料和晶片表面上沿内侧方向产生位置偏移的缺点。另外，在用合成树脂形成该种结构的情况中，由于通用的最小加工尺寸大于形成标准的用于被测对象的电极焊接点，因此其本身就难以形成与被测对象相一致的结构。此外，为了每个探针与电极焊接点导电，必须根据探针的形状、材料等等施加预定的负载，但是像合成树脂之类的低弹性体不具有能够形成负载的刚性，所以难以导电。例如，即使在通过设计形成凹口等等的尺寸能够形成负载时，也只能够得出像对合成树脂施加多余的拉伸应变那样的结果。因此，在一次冲压以后在合成树脂中形成持久的应变，以致在以后的冲压时不能形成所希望的负载。另外，用金属形成基底材料是不切合实际的，因为其本身难以形成与形成标准的用于被测对象的电极焊接点相对应的凹口。
在Japanese Patent Unexamined Publication No.7-7052中，公开了一种通过选定Si或金属作基底材料形成许多由梁构成的结构、凸出部和金属表皮薄膜，以便把各个凸出部制作成探针的结构。然而，按照这种方法，由于在Si基片中心附近的部分上，也就是在离开Si基片外侧表面的部分上的凸出部中，必须制作到Si基片外周边侧表面而保持远离在较靠近Si基片外侧表面的部分上的凸出部的导线和随后的导线，所以在形成许多凸出部的情况中，不但使与各个凸出部相对应的导线的长度不能找齐而且使布线设计变得困难，因此有不可能获得为测量电特性所必需的导线阻抗匹配的缺点。
在Japanese Patent Unexamined Publication No.8-1485583中，公开了一种根据把Si或金属选作基底材料和把导向性的导电薄膜选作探针来设置导线而导线从穿透孔与基底材料的背表面互通的结构。然而，由于通过使用取代镀层的具有较高电阻的导向性导电薄膜作探针使由Si制成的测试基片和与被测对象相对应的晶片电连接，所以开始时为了进行电阻等于或小于预定值的电连接，必须施加大的冲压负载。然后当对与被测对象的电极焊接点尺寸一致的精细的工作探针施加如上所述的大冲压负载时，在导向性导电薄膜里的导电体(在许多情况中，一种金属粉末)沿垂直于冲压方向的方向逸出，因此进一步增大电阻。所以，有不能获得稳定的电连接的缺点。
附图的简略描述
图1是根据本发明实施例的测试主要部分的结构的示意截面图；
图2是根据本发明另一实施例的测试主要部分的结构的示意截面图；
图3是根据本发明又一个实施例的测试主要部分的结构的示意截面图；
图4是根据本发明再一个实施例的测试主要部分的结构的示意截面图；
图5是根据本发明再一个实施例的测试主要部分的结构的示意截面图；
图6是根据本发明再一个实施例的测试主要部分的结构的示意截面图；
图7是根据本发明再一个实施例的测试主要部分的结构的示意截面图；
图8是根据本发明实施例的晶片的外貌示意图；
图9是根据本发明实施例的晶片的外貌示意图；
图10是表示根据本发明用于探针测试工艺过程的一部分测试系统主体部分的部件分解示意图；
图11是如从与凸出部形成表面相反的表面所观察到的根据本发明实施例的第一平片部分的示意透视图；和
图12是根据本发明实施例的第一平片部件的部分细节图。
实施发明的最佳形式
在下文，参阅附图下面将描述根据本发明的实施例。
图10是表示根据本发明用于探针测试工艺过程的一部分测试系统主体部分的部件分解示意图。在本测试系统中，装有用于使被测晶片2加热的加热器和用于固定晶片2的真空吸附器，并且设置具有用于控制晶片和测试装置之间相对间距的驱动机械装置的晶片平台100。朝着与被测表面相反的表面把晶片安装和固定在晶片平台100上，并且通常使晶片加热并控制在大约90到120℃的温度。通过使第二平片部分6相对于本测试系统机械定位，使测试装置在垂直方向上贴近晶片的上面部分。这时候，当然要校正测试装置，以使测试装置正好朝着被测晶片。在这样的情况中，在贴近测试系统以前用在下文中详细描述的预定方法使第一平片部分1和第二平片部分6机械地合成一体。
通过把具有外径大体上等于或大于晶片2外径的Si选作基底材料，形成第一平片部分1。这是为了可以实现制作与晶片全部面积内所有的被测电极焊接点的位置相对应的探针，因此可以实现冲压，也就是一次全部测试整个晶片。
通过使晶片和测试装置相对地接近和接触并且在根据电极焊接点和凸出部的吻合使固定在测试系统的晶片和测试装置定位以后压紧晶片和测试装置直到预定的压力值来进行本探针测试工艺过程。
就以上述的方式完成探针测试工艺过程以后的晶片2而论，由测试者判断许多芯片中的每片芯上LSI电路导电性是好还是不好。其结果用作判断在每一片芯片上是否需要电导率补偿、在紧接的老化工艺过程中是否必须对许多芯片中的每片芯片施加预定的负载和是否必须再现老化工艺过程的结果的数据。
在这样的情况下，根据本实施例制作半导体器件的方法包括下列的工艺过程。
用于在晶片上形成许多元件的元件制作的工艺过程。
用于对形成许多元件的晶片实施探针测试(一种连续性测试)的探针测试工艺过程。
用于对形成许多元件的晶片或芯片实施老化测试(加热负载测试)的老化测试工艺过程。
在下文中，将在下面详细描述许多工艺过程中的每个工艺过程。
[元件制作工艺过程]
对在切割单晶Si晶锭以后抛磨减薄的其表面是镜面的晶片按被制造的元件的各种技术要求通过许多单元工艺过程进行元件的制作。将略去其详细的描述，然而，例如，在普及型C-MOS(互补金属氧化物半导体)的情况中，按大致的分类通过P型和N型晶片衬底制作工艺过程、元件隔离工艺过程、栅制作工艺过程、源/漏制作工艺过程、保护薄膜制作工艺过程，形成C-MOS。
到这里，在这样的状态下，上述的晶片显示了图8和9所示的外貌。设定在晶片2内形成的许多芯片中的一个芯片21的尺寸，例如，使其边界线大约为几毫米到几十毫米，而在许多芯片中的每片芯片内设置几十到几百个电极焊接点。在这样的情况下，通常按具有几十微米到一百几十微米的边界线的矩形形状形成许多电极焊接点中的每个电极焊接点211的表面。另外，在躲开紧接电极焊接点的上面部分的其余电路上均匀地形成在表面上通常大约几到几十微米厚度的保护薄膜。
配置P型和N型制作工艺过程为的是把B或P离子注入到晶片表面，稍后通过扩散在表面上延伸。
配置元件隔离工艺过程为的是在上述的表面上形成氧化硅薄膜、涂敷构成用于选择区域的渗氮薄膜的图形和在没有构成图形的部分内选择生长氧化物薄膜，由此分别隔离成精细的元件。
配置栅制作工艺过程为的是在上述的元件之间形成几纳米厚度的栅氧化物薄膜，根据CVD(化学气相沉积)法在上面部分上堆积多晶Si而此后逐渐达到预定的尺寸，由此形成电极。
配置源/漏制作工艺过程为的是在形成栅极以后注入像P、B之类的杂质离子和通过激活退火形成源/漏扩散层。
配置布线工艺过程为的是堆放Al引线、层间绝缘薄膜等等，由此使在上面的工艺过程中被隔离的各个元件电连接。
保护薄膜制作工艺过程相当于用于防止杂质和水从外部进入用上述的方法制作的精密元件和用于以后在封装时减小机械应力的工艺过程，于是配置保护薄膜制作工艺过程为的是在电路表面形成保护薄膜。
例如，在DRAM(动态随机存取存储器)的情况中，晶片具有几百微米的厚度和大约4英寸到8英寸的直径，而通过上述的工艺过程，在表面上形成200到400个电路。电路的尺寸具有几毫米到十几毫米的边界线，并且在电路内设置几十到几百个电极焊接点。每个电极焊接点的表面形成具有几十微米边界线的矩形形状。
[探针测试工艺过程]
这个工艺过程相当于用于测试用元件制作工艺过程形成的各个元件的电信号传导性的工艺过程，通常是通过采用探针测试仪并且把探针一个一个地引到电路中的电极焊接点来进行这样的工艺过程。
[老化测试工艺过程]
这个工艺过程相当于用于对电路施加热电应力，以便用加速方法挑出次品的工艺过程。该工艺过程以与探针测试工艺过程一样的方式使各个探针与电极焊接点接触。
在这样的情况中，图1是表示根据本发明的用于探针测试工艺过程和老化测试工艺过程的测试主要部分的结构的示意截面图。构成蚀刻平的单晶Si基片并在面向被测物体2的表面上形成一组凸出部11这样的第一平片部分。
参阅图11和12，下面将详细描述第一平片部分的结构。图11是从与凸出部形成表面相反的表面所观察到的第一平片部分的示意透视图。另外，图12是用于详细说明第一平片部件中的各个零件的部分放大截面示意透视图，其中图12A是从与图4同样的方向所观察到的视图而图12B是从相反的表面所观察到的视图。在图11、12A、12B中的每个图中，在每个第一平片部件1内，在与作为被测物体的晶片中的电极焊接点相对应的位置上形成重锤状的凸出部11。
构成在通过，例如，各向异性地蚀刻在其周围的Si获得的与第一平片成一体的Si芯上形成导电覆盖层这样的凸出部11。
在凸出部11组的顶部上，用晶片工艺技术形成使被测物体2和外部之间达到导电的布线图形12，并且使布线图形12经由第一平片部分1内设置的穿透孔13与形成第一平片部分中的凸出部11组的表面相反的表面(在下文称为背表面)电连接。在第一平片部分1的背表面上，除了在布线图形12的末端部分中形成的焊接点(焊盘)121以外设置绝缘薄膜3。
下面参看图2，说明利用第一平片部件的测试装置的结构。把第三平片部分4粘结到第一平片部分1的表面。使用第三平片部分4为的是保证第一平片部分的平直度和加固第一平片部分。因此，最理想的是用具有例如Si、AlN、金属、玻璃等等以及尺寸能够达到上述目的的极大刚性的组成部分构成第三平面部分4。实际上，具有60吉帕或更大的杨氏模量的组成部分是最理想的，于是用具有100微米或更大厚度的这种组成部分构成第三平片部分4。在第三平片部分4的背表面上设置弹性体5，并且在其较远的背表面上设置第二平片部分6。第二平片部分6的目的是为了获得导电装置7和外部测试系统之间的导电，并且为了提供冲压测试装置所必需的极大刚性。因此，广泛采用形成多层导电引线的玻璃环氧树脂多层印刷电路板。另外，因为探针的数量是多的，探针形成的面积是大的，或诸如此类原因，所以在要求计算总的大抗弯负载的情况下，可以设定材料必须具有高于金属和陶瓷的刚性。使用弹性体5为的是在形成第一平面部分1的凸出部11组的主表面相对于被测表面比较倾斜的情况下，根据被测物体和第一平片部分之间冲压量的分散使其方向随被测物体而动，于是减少负载分散。因此，一般使用具有小的杨氏模量，例如，显示橡皮弹性移动的弹性体。另外，在表面内可以设置一个或者许多个螺旋弹簧或诸如此类。在这样的情况下，导电装置7用于获得布线图形12和第二平片部分6之间的导电。对于导电装置7来说，例如，使用具有相当于1.5毫米或更小的相邻螺距的精密弹簧的接触探针。此外，对于导电装置7来说，可以使用相当于1.5毫米或更小的细小间距像焊料球、Ag(银)之类的金属粉末混合的导电膏。
另外，对于第一平片部分1来说，可以使用通过在像取代Si的聚酰亚胺之类的有机物平片部分表面内敷以导电体形成凸出部11组和布线图形12的结构。箭头31表示导电通路的实施例。
图2表示根据本发明另一实施例的测试装置中的第一平片部分的结构，其中依次各为，图2A是顶视图、图2B是侧视图而图2C是底视图。在这些图中的每一个图内，区域R1相当于被测物体中间芯片区域。另外，与从中心起的左边部分内排列的二个芯片相对应的区域R2相当于在相邻凸出部11之间形成在厚度方向上穿透第一平片部分1的狭长切口14的区域，因此，在独立的梁结构上构成各个凸出部11，而与从中心起的右边部分内排列的二个芯片相对应的区域3相当于没有设置狭长切口14的例子。总之，根据图2B显而易见，例如通过蚀刻，构成第一平片部分1被减薄了的各个凸出部11的背表面，因此在梁结构的上方形成空间。在区域R2内，由于有狭长切口，所以在冲压时，能够使每个凸出部11独立弯曲，以致由于凸出部和电极焊接点的高度差量或者第一平片部分和晶片元间相对的表面倾斜造成的在各个凸出部上相对于相应电极焊接点的相对间距继续变化。因此，即使在各个凸出部的实际冲压量变化的情况下，分别独立导电也是可以实现的。布线图形12在厚度方向上穿过第一平片部分1以后在与第一平片部分1背表面上的穿透部分不同的位置上形成焊接点121。当以这样的方式制作结构时，即使在被测物体的焊接点和相应的凸出部的排列间距是非常小的情况下，经由在背表面上的布线图形1212使焊接点121的排列间距比较大也是可以实现的。当用这样的方式扩大排列间距时，用导电装置能够使焊接点121和第二平片部分之间的电连接容易而便宜，而且是使得连接的可靠性很高的一种必需的防范措施。在这样的情况下，根据形成的焊接点的一定数量、被测晶片中的电极焊接点的一定排列等等，有一种不能保证在第一平片部分背表面上用于排列布线图形1212的空间的情况。在上述的情况中，必须按原状通过把穿透孔部分选作焊接点121，在通过第一平片部分形成凸出部表面上的布线图形12的计算，调整各个穿透孔的间距以后连接第一平片部分背表面上的导电装置7。图3是通过使用图2所示的第一平片部分构成测试装置的截面图。
图4表示根据本发明再一个实施例的测试装置中的第三平片部分的结构，其中依次分别为，图4A是顶视图而图4B是侧视图。
在本实施例中，如图4B所示，在第三平片部分4内在与第一平片部分1中的焊接点121相对应的位置上设置穿透孔41，并且在从与焊接点12的接触部分到第三平片部分4上表面的部分中设置布线图形42。布线图形42在与穿透孔41不同的位置上构成焊接点421。另外，导电装置7使第三平片部分中的焊接点421与第二平片部分6连接。
在本实施例中，由于在第三平片部分4中形成布线图形42，所以与前面的实施例(图3)相比，使结构更复杂。然而，在前面的实施例(图3)中，必须把与导电装置7进行接触的焊接点的位置放在除被蚀刻减薄的梁结构部分以外的位置，正相反，根据本实施例，是没有必要的。因此，即使在凸出部11的数量是非常大的情况中，由于提高排列焊接点的冗余项和增加布线形状的自由度的计算，以简易的方式高密度地排列凸出部11也是可以实现的。
另外，在这样的情况中，在由于形成的焊接点的数量、被测晶片中的电极焊接点的排列状况不能保证用于在第三平片部分背表面上排布线图形42的空间的情况下必须按原状使导电装置与第三平片部分中的穿透孔部分连接。
图5表示根据本发明再一个实施例的测试装置中的第一平片部分的结构，其中依次分别为，图5A是截面图而图5B是底视图。
根据本实施例，许多第一平片部分1基本上是排列在同一表面内。通过用粘结剂把许多第一平片部分粘结到单一的第三平片部分4。然而，许多与现行的尺寸和现行的排列状态一致的第三平片部分4可以是现存的。在一次全部测试例如晶片的整个表面或诸如此类的较大面积的情况中使用本实施例。如上所述，通过形成被测焊接点和在第一平片部分范围内的许多第一平片部分的同一凸出部平面里存在的焊接点的所有导电线路就能实现以上所述。
在这样的情况中，由于使被测的焊接点(未表示出)和在第一平片部分中的凸出部平面里存在的焊接点的导电线路配置成所有的导电线路出现在第一平片部分范围内的第一平片部分中的凸出部平面里，所以能够达到本发明的目的。
图6说明根据本发明再一个实施例的测试装置在测试被测物体时的状况，并且是详细地表示被测物体附近部分和第一平片部分1中的凸出部的截面图。在本实施例中，说明使第一平片部分1的背表面与被测物体2的保护薄膜21接触而在第一平片部分1的背表面和保护薄膜21之间接触部位中的高度差异被梁部分15的弯曲缓解的状态。由均匀控制在第一平片部分1四周围区域中各个凸出部的Al薄膜接触压力来看，这样的测试方法的状况是重要的。也就是说，因为在使第一平片部分1的背表面与保护薄膜21接触期间相对地抵消了在由于第一平片部分1的主表面和被测物体之间不可避免产生的相对倾斜引起的在梁15中的弯曲变量V的基础上的负载变量、两者表面内的波动、不均匀性、被测物体相对于第一平片部分的冲压量的分散是可以实现的。因此，可以使凸出部11冲压Al薄膜22的负载控制在由于梁部分中的弯曲造成的固定值，所以只要使梁的材料和尺寸合适，总是能够获得所希望的不变的负载量。这时候，在第一平片部分1采用Si的情况中，由防止梁部分15破裂来看，使作用在梁部分15的下面末端部分的拉伸应力调整到不超过大约2吉帕±1吉帕是重要的，此外为了获得稳定的导电必须使作用在凸出部顶端的负载调整到1克力或更大。作为实验结果，已经知道设定满足双方条件的长度L为0.8到2毫米、厚度tp为30到50微米、使宽度与被测物体中的焊接点23定位线的间距一致、挠度V为15微米或更小的梁尺寸和为了与梁的长度、厚度、宽度和挠度相适应的凸出部高度Pn为20到40微米是有效的。另外在极精密地和均匀地形成梁部分的情况下，设计成能使V值接近Si的强度极限是可以行得通的，因此只有在上述的情况下，梁部分的型式才是一种所谓的悬臂梁。这时候，能够减小L值，以致可以获得较高密度地排列各个元件的有利条件。
为了在冲压时选择性地使第一平片部分中某些部分弯曲，以本实施例的方式进行使每个凸出部的背表面逐渐比其周边薄的加工。由消除由于第一平片部分和晶片之间不可避免地产生相对的表面倾斜造成对均匀冲压的不良影响或者第一平片部分和晶片的翘曲和挠曲没有招致与相当于原来物体的导电性所要求的冲压负载相比较的极大超负载作用于凸出部和电极焊接点因而损坏第一平片部分和晶片两者那样的损害来看，这是个重要的防范措施。
图7是根据本发明再一个实施例的测试装置的示意截面图。建立本实施例为的是在使图5所述的测试装置与被测物体中所希望的位置接触的情况下，用具有刚性结构的盒子封装测试装置和被测物体。以上所述说明进行上述的老化测试的一次全部测试大区域，例如晶片四周围区域的情况。按这种方式进行封装为的是获得精确冲压的灵活性，因此通过一次全部把处于这样状态的许多测试装置转运到电热炉内并且升到所希望的高温状态，对许多晶片实施一次全部老化测试是可以行得通的。
根据本发明，在相当于半导体器件制造工艺过程的电特性测试工艺过程中，一次全部测试被测物体中的大范围的电极焊接点是可以实现的。
Claims (7)
1.一种制造半导体器件的方法，包括：
用于在晶片上形成多个元件的元件制作工艺过程；
用于对形成上述的多个元件的晶片实施探针测试的探针测试工艺过程；和
用于对形成上述的多个元件的晶片或芯片实施老化测试的老化测试工艺过程，
其中在上述的探针测试工艺过程和/或上述的老化测试工艺过程中，在主表面上设置导电的凸出部，并且包括用于使上述的凸出部与在上述的主表面相反的表面上设置的焊接点电连接的测试装置中的上述的凸出部压向被测对象中的所希望的位置的工艺过程，其中所述主表面是衬底的主表面所述衬底具有第一部分和第二部分，所述第二部分比第一部分薄，所述导电的凸出部位于所述第二部分的区域中，当所述导电的凸出部受压时所述第二部分产生变形。
2.如权利要求1所要求的制造半导体器件的方法，其中，上述的测试装置装有在主表面上的导电凸出部，并且装有上述的凸出部与在与主表面相反的表面上设置的焊接点电连接的第一平片部分、在形成上述的第一平片部分中的上述的焊接点的表面侧上配置的第二平片部分而在第二平片部分中在第二平片部分形成的布线与上述的焊接点电连接，以及由具有60吉帕或更大的杨氏模量和具有100微米或更大的厚度的材料组成的配置在上述的第一平片部分和上述的第二平片部分之间的第三平片部分。
3.如权利要求2所要求的制造半导体器件的方法，其中在所述凸出部压在所述被测物体的情况下，在向着所述被测物体的所述第一平片部件的凸出表面上存在的被测的导电体部分的数量和在上述的第一平片部分中形成的并且是以电学上独立的方式形成的上述的凸出部的数量是互相相等的。
4.如权利要求2或3所要求的制造半导体器件的方法，其中存在有多个上述的凸出部和在上述的第一平片部分中设置与连接相邻二个凸出部的直线相交的穿透凹槽。
5.如权利要求2或3所要求的制造半导体器件的方法，其中在上述的凸出部和上述的第三平片部分之间存在有空间。
6.如权利要求1到3中任一权利要求所要求的制造半导体器件的方法，其中在基本上相同的平面内设置多个上述的第一平片部分。
7.如权利要求1到3中任一权利要求所要求的制造半导体器件的方法，其中当把上述的凸出部冲压在上述的被测对象中的所希望的位置上时除上述的第一平片部分中的凸出部外的部分或所有的区域和上述的被测对象处于接触。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP69786/1998 | 1998-03-19 | ||
| JP06978698A JP4006081B2 (ja) | 1998-03-19 | 1998-03-19 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100420108A Division CN1299344C (zh) | 1998-03-19 | 1999-03-18 | 半导体器件的测试设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1293824A CN1293824A (zh) | 2001-05-02 |
| CN1155070C true CN1155070C (zh) | 2004-06-23 |
Family
ID=13412800
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB998042013A Expired - Fee Related CN1155070C (zh) | 1998-03-19 | 1999-03-18 | 制造半导体器件的方法 |
| CNB2004100420108A Expired - Fee Related CN1299344C (zh) | 1998-03-19 | 1999-03-18 | 半导体器件的测试设备 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100420108A Expired - Fee Related CN1299344C (zh) | 1998-03-19 | 1999-03-18 | 半导体器件的测试设备 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6511857B1 (zh) |
| JP (1) | JP4006081B2 (zh) |
| KR (1) | KR100384287B1 (zh) |
| CN (2) | CN1155070C (zh) |
| MY (1) | MY122226A (zh) |
| TW (1) | TW429592B (zh) |
| WO (1) | WO1999048147A1 (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| JP2001091543A (ja) | 1999-09-27 | 2001-04-06 | Hitachi Ltd | 半導体検査装置 |
| JP2002090390A (ja) | 2000-09-20 | 2002-03-27 | Hitachi Ltd | 半導体装置の検査装置及びそれを用いた半導体の製造方法 |
| JP2002110751A (ja) * | 2000-10-03 | 2002-04-12 | Hitachi Ltd | 半導体集積回路装置の検査装置および製造方法 |
| JP4041663B2 (ja) | 2001-09-12 | 2008-01-30 | 株式会社ルネサステクノロジ | 半導体装置及びその検査装置 |
| KR100726059B1 (ko) * | 2002-01-23 | 2007-06-08 | 피닉스 프리시젼 테크날로지 코포레이션 | 플립칩 조인트 및 보드대면형 솔더 조인트를 위한유기회로보드 상의 전기도금 솔더 형성 |
| AU2003248273A1 (en) * | 2002-07-12 | 2004-02-02 | Mitsubishi Chemical Corporation | Analytical chip, analytical chip unit, analyzing apparatus, method of analysis using the apparatus, and method of producing the analytical chip |
| US6912437B2 (en) * | 2002-09-30 | 2005-06-28 | Advanced Micro Devices, Inc. | Method and apparatus for controlling a fabrication process based on a measured electrical characteristic |
| JP4465995B2 (ja) * | 2003-07-02 | 2010-05-26 | 株式会社日立製作所 | プローブシート、プローブカード、半導体検査装置および半導体装置の製造方法 |
| JP2005136246A (ja) * | 2003-10-31 | 2005-05-26 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP5370323B2 (ja) * | 2010-09-22 | 2013-12-18 | 富士電機株式会社 | プローブユニット |
| CN104049316B (zh) * | 2013-03-11 | 2017-06-16 | 赛恩倍吉科技顾问（深圳）有限公司 | 光通讯模组组装装置 |
| CN109590940B (zh) * | 2017-09-30 | 2021-08-24 | 创新服务股份有限公司 | 精密组装机构 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917707A (en) * | 1993-11-16 | 1999-06-29 | Formfactor, Inc. | Flexible contact structure with an electrically conductive shell |
| JPH01147374A (ja) | 1987-12-04 | 1989-06-09 | Hitachi Ltd | マイクロプローバ |
| US5408190A (en) * | 1991-06-04 | 1995-04-18 | Micron Technology, Inc. | Testing apparatus having substrate interconnect for discrete die burn-in for nonpackaged die |
| US5679977A (en) * | 1990-09-24 | 1997-10-21 | Tessera, Inc. | Semiconductor chip assemblies, methods of making same and components for same |
| JPH05211219A (ja) * | 1991-03-18 | 1993-08-20 | Matsushita Electron Corp | 半導体記憶装置のバーンイン方法 |
| US5180977A (en) | 1991-12-02 | 1993-01-19 | Hoya Corporation Usa | Membrane probe contact bump compliancy system |
| JPH06123746A (ja) | 1992-10-12 | 1994-05-06 | Tokyo Seimitsu Co Ltd | プローブカード |
| JPH06213930A (ja) | 1993-01-19 | 1994-08-05 | Nippon Steel Corp | シリコンウェハを利用したプローブカード |
| JPH06230030A (ja) | 1993-01-29 | 1994-08-19 | Nippon Steel Corp | シリコンウェハを利用したプローブカード |
| JPH077052A (ja) | 1993-06-16 | 1995-01-10 | Seiko Epson Corp | 電気特性測定用プローブ |
| US5986459A (en) * | 1994-03-18 | 1999-11-16 | Fujitsu Limited | Semiconductor device testing carrier and method of fixing semiconductor device to testing carrier |
| JP3502874B2 (ja) * | 1994-06-03 | 2004-03-02 | 株式会社ルネサステクノロジ | 接続装置およびその製造方法 |
| JPH08148533A (ja) | 1994-11-15 | 1996-06-07 | Nec Corp | 半導体ウェハの試験装置及び試験方法 |
| JP2691875B2 (ja) * | 1995-02-14 | 1997-12-17 | 日本電子材料株式会社 | プローブカード及びそれに用いられるプローブの製造方法 |
| JP3838381B2 (ja) | 1995-11-22 | 2006-10-25 | 株式会社アドバンテスト | プローブカード |
| JPH09243663A (ja) | 1996-03-05 | 1997-09-19 | Fujikura Ltd | コンタクトプローブ |
| JP3022312B2 (ja) * | 1996-04-15 | 2000-03-21 | 日本電気株式会社 | プローブカードの製造方法 |
| US6072323A (en) * | 1997-03-03 | 2000-06-06 | Micron Technology, Inc. | Temporary package, and method system for testing semiconductor dice having backside electrodes |
| US5931685A (en) * | 1997-06-02 | 1999-08-03 | Micron Technology, Inc. | Interconnect for making temporary electrical connections with bumped semiconductor components |
| US6245444B1 (en) * | 1997-10-02 | 2001-06-12 | New Jersey Institute Of Technology | Micromachined element and method of fabrication thereof |
| US6380755B1 (en) * | 1998-09-14 | 2002-04-30 | Tokyo Electron Limited | Testing apparatus for test piece testing method contactor and method of manufacturing the same |
-
1998
- 1998-03-19 JP JP06978698A patent/JP4006081B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-17 TW TW088104166A patent/TW429592B/zh not_active IP Right Cessation
- 1999-03-18 US US09/646,511 patent/US6511857B1/en not_active Expired - Lifetime
- 1999-03-18 MY MYPI99001011A patent/MY122226A/en unknown
- 1999-03-18 CN CNB998042013A patent/CN1155070C/zh not_active Expired - Fee Related
- 1999-03-18 CN CNB2004100420108A patent/CN1299344C/zh not_active Expired - Fee Related
- 1999-03-18 WO PCT/JP1999/001366 patent/WO1999048147A1/ja active IP Right Grant
- 1999-03-18 KR KR10-2000-7010326A patent/KR100384287B1/ko not_active IP Right Cessation
-
2002
- 2002-12-23 US US10/326,663 patent/US7119362B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4006081B2 (ja) | 2007-11-14 |
| WO1999048147A1 (fr) | 1999-09-23 |
| MY122226A (en) | 2006-03-31 |
| KR100384287B1 (ko) | 2003-05-16 |
| US6511857B1 (en) | 2003-01-28 |
| US20030092206A1 (en) | 2003-05-15 |
| CN1293824A (zh) | 2001-05-02 |
| KR20010041998A (ko) | 2001-05-25 |
| CN1299344C (zh) | 2007-02-07 |
| TW429592B (en) | 2001-04-11 |
| US7119362B2 (en) | 2006-10-10 |
| CN1538515A (zh) | 2004-10-20 |
| JPH11274251A (ja) | 1999-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1155070C (zh) | 制造半导体器件的方法 | |
| US7884632B2 (en) | Semiconductor inspecting device | |
| CN1305181C (zh) | 接触构件 | |
| CN1290170C (zh) | 探针板和半导体芯片的测试方法、电容器及其制造方法 | |
| CN1197443C (zh) | 带有弹性封装的一电子器件的组件 | |
| US6696849B2 (en) | Fabrication method of semiconductor integrated circuit device and its testing apparatus | |
| JP4786679B2 (ja) | プローブカード及びその製造方法 | |
| US6197603B1 (en) | Semiconductor device and manufacturing method thereof including a probe test step and a burn-in test step | |
| US9733272B2 (en) | Designed asperity contactors, including nanospikes, for semiconductor test using a package, and associated systems and methods | |
| US8143718B2 (en) | Semiconductor device having stress relaxation sections | |
| JP2001223247A (ja) | 導電性接触子用支持体及びコンタクトプローブユニット | |
| US8053830B2 (en) | Semiconductor device | |
| EP2445004B1 (en) | Laminated wiring board | |
| KR100368585B1 (ko) | 반도체장치의 제조방법 및 이를 위한 지그 | |
| US6124149A (en) | Method of making stackable semiconductor chips to build a stacked chip module | |
| JPH02220454A (ja) | 薄膜配線のためのプロセス・モニタを有する装置および方法 | |
| KR100455499B1 (ko) | 반도체 장치를 검사하기 위한 프로브 및 그 제조 방법 | |
| KR20020033526A (ko) | 프로브 구조체 및 그 제조 방법 | |
| US7474113B2 (en) | Flexible head probe for sort interface units | |
| EP4383324A1 (en) | Semiconductor structure and manufacturing method thereof | |
| US20230021534A1 (en) | Electronic die manufacturing method | |
| JP2001004699A (ja) | 半導体装置の製造方法及び検査用治具 | |
| CN118714914A (zh) | 3d传感器的制造方法和3d传感器 | |
| CN1353458A (zh) | 无晶片承载件的半导体装置及其制法 | |
| JP2007298322A (ja) | プローブカード |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER OWNER: HITACHI LTD. Effective date: 20121102 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20121102 Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Tokyo, Japan Patentee before: Hitachi Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040623 Termination date: 20160318 |