KR20020033526A

KR20020033526A - 프로브 구조체 및 그 제조 방법

Info

Publication number: KR20020033526A
Application number: KR1020010065593A
Authority: KR
Inventors: 타니오카미치노부; 키무라타카히로
Original assignee: 니시가키 코지; 닛뽄덴끼 가부시끼가이샤
Priority date: 2000-10-30
Filing date: 2001-10-24
Publication date: 2002-05-07
Also published as: JP2002139540A; US20020053917A1; TW508712B

Abstract

본 발명에 따른 프로브 구조체는 베이스 기판(7)과 상기 베이스 기판의 상부측상의 소정의 위치 각각에 제공된 프로브 핀(3)과, 테스트 보드(K)의 다수의 전극(K1)에 각각 대응하는 다수의 관통 전극(5)과, 프로브 핀(3) 각각과 관통 전극(5) 각각을 베이스 기판의 상부측상에 개별적으로 전기적인 접촉을 하는 리와이어링층(4)을 포함하고, 상기 프로브 핀(3)은 실리콘으로 제조된 코어와 상기 코어 상부에 형성된 도전막(32)으로 구성되고 상기 관통 전극(5) 각각은 한쪽 측면으로부터 다른쪽 측면까지 베이스 기판(7)을 통과하며 그 피치는 프로브 핀의 피치보다 크게 설정된다.

Description

프로브 구조체 및 그 제조 방법{PROBE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 LSI 또는 노출된 LIS(노출된 칩)의 전극에 접촉하는 프로브에 관한 것으로서, 특히 내부 전극의 피치가 적은 노출 칩의 테스트에 적합한 프로브와 그 제조 방법에 관한 것이다.

종래에는 반도체 장치의 테시트시에 프로브 구조체는 테스트 대상인 반도체 장치의 외부 단자 전극에 접속하여 상기 장치와 테스트 보드 사이의 전기적인 접촉을 한다. 상기 테스트시에 사용되는 프로브는 금속제 바늘, 금속 범프를 구비한 막 시트, 및 판형의 실리콘 위스커(whisker) 등으로 구성된다.

금속제 바늘로 이루어진 프로브의 하나의 예는 미국 특허 제5,969,533호에, 금속 범프를 구비한 막 시트의 하나의 예는 일본국 특허공개공보 평5-226430호에, 실리콘 위스커(whisker)로 구성된 하나의 예는 일본국 특허공개공보 평11-190748호에 개시되어 있다.

(1) 미국 특허 제5,969,533호의 "프로브 카드 및 그것을 이용한 LSI 테스트 방법"은 텅스텐 등의 금속으로 이루어진 바늘을 프레싱하여 얻어진 프로브를 사용하는 협소한 피치 구성을 개시하고 있다. 도 9에 도시된 바와 같은 구성에서, 각각의 골 직경(root diameter)이 190㎛이며 차단판(118)에 의해 서로 분리된 다수의 프로브 바늘(119)을 포함하는 서로 각각 적층된 4개의 스테이지가 적층되어 있고 내부 프로브의 팁(tip)의 피치는 위치의 정확도를 개선하기 위해 50㎛까지 축소 가능하다.

(2) 일본국 특허공개공보 평5-226430호의 "프로브 카드 구조체 및 그 제조 방법, 일본국 특허공개공보 평5-243344호의 "범프 접촉체가 적재된 박막 프로브 버퍼 시스템", 및 W098/58266호의 "프로브 카드"는 반도체 장치(C)의 외부 전극(C1)의 대향 위치에 금속 범프를 구비한 접촉 시트를 사용하는 방법에 관한 프로브 구성을 개시한다. 도 10에서 도시된 바와 같이, 일본국 특허공개공보 평5-226430호의 "프로브 카드 구조체 및 그 제조 방법"은 이하와 같다. 상기 공보에서, 프로브 카드 구조체 내에서 소요의 테스트 회로 패턴 및 전극 리드(lead ; 121)가 탄성 절연막(120)의 한 측상에 형성되고, 상기 전극 리드는 그 팁(즉, 반도체 장치의 외부 전극에 대면하는 위치)에 형성된 금속 범프(122)를 구비한다. 상기 금속 범프(122)는 반도체 장치(C)의 외부 단자 전극(C1)과 접하게 된다.

(3) 일본국 특허공개공보 평11-190748호의 "프로브 카드"는 성장된 단결정 실리콘 바늘을 도금하여 얻어진 프로브 핀을 사용하는 구성을 개시하고 있다. 도 11에 도시된 바와 같이, 상기 구성에서 프로브 핀(127)이 상부에 형성되는 접촉 보드(128)로부터 배선을 인출하기 위해 FPC(129)가 테스트 보드(130)로의 전기적인 접속을 위해 사용된다.

이하, 전술한 종래 기술의 문제점이 기술될 것이다.

종래의 제1의 기술인 미국 특허 미국 특허 제5,969,533호의 "프로브 카드 및 그것을 이용한 LSI 테스트 방법"에 있어서, 금속 바늘 및 차단판은 4단의 프로브 적층체를 구성하기 위해 결합되는데, 그 제 1의 문제점은 상기 바늘과 상기 차단판을 가공하여 테스트 보드로의 전기적인 접속을 위해 그들을 조립하는 것이 용이하기 않아 비용이 상승한다는 것이고, 제 2의 문제점은 4단의 적층 구성으로도 내부 프로브 팁의 피치는 아직까지도 50㎛ 정도여서 피치를 더욱 작게하는 것은 금속 바늘의 강도라는 문제에 기인하여 용이치 않다는 것이다.

종래의 제2의 기술인 일본국 특허공개공보 평5-226430호의 "프로브 카드 구조체 및 그 제조 방법"에 있어서, 금속 범프는 반도체 장치의 외부 전극과 접촉하는데 사용되고 그 높이는 적어도 일정 높이를 유지해야 하므로 접속시에 반도체 장치의 회로 표면과 접촉하지 않을 수 있으며 내부 금속 범프의 피치가 적어도 60㎛ 정도는 되어야 하므로 그 피치를 더욱 좁게한다는 것이 어려운 실정이다.

종래의 제3의 기술인 일본국 특허공개공보 평11-190748호의 "프로브 카드"에 있어서, 단결정 실리콘 바늘을 도금하여 얻어진 핀은 반도체 장치(C)의 외부 단자 전극(C1)과 접촉하도록 사용되어 탄성 보드 및 커낵터를 사용하여 배선으로부터 수평으로 인출된다. 상기 경우에, 핀 재료는 도금처리된 실리콘이므로 상기 종래 기술은 반도체 장치(C)가 부적절한 정도로 프레싱되는 경우에 쉽게 손상되는 단점이 있다. 심지어 허용 가능한 범위내에서 프레싱이 되더라도 반도체 장치의 외부 단자는 그 높이가 불규칙하여 상기 외부 단자에 효과적으로 접촉하는 것이 용이치 않고 상기 장치는 항상 어느 정도 프레싱을 받으므로 내구 연한은 프로브의 악화에 기인하여 단축된다는 문제점이 있다.

더욱이, 상기 종래 기술에 따른 모든 프로브의 구성에 있어서, 모든 프로브는 프로브를 테스트 보드의 전극에 전기적으로 접속하기 위한 배선이 연장되어 홀더의 주변에 대해 방사상으로 심지어 외측을 넘어 형성되는 구성이 되도록 모든 프로브를 유지하는 홀더의 중앙에 모두 배치되게 된다. 따라서, 상기 배선은 최소한 홀더의 주변까지 연장되므로 배선 저항이 증가하고 어떤 경우에는 프로브의 배치에 의존하는 배선 길이에서 차이가 발생되어 고속의 동작시에 신호 지연이라는 문제점이 발생할 수 있다.

또한, 배선이 카드의 주변까지 방사상으로 연장되도록 유사 형상으로 형성되는 카드형 프로브 구성에 있어서, 테스트 보드상의 전극과의 전기적인 접속을 위해 그 주변부에서 나란히 전극을 배치할 필요성이 있다. 제조 비용을 증가시키지 않을 정도의 범위(즉, 반도체 장치의 제조에 사용되는 마이크로 패턴 기술에 의존하지 않는 정도의 범위)내로 상기 전극의 크기를 설정하기 위해서는 내부 전극의 피치를 증가시킬 필요성이 있어 카드 그 자체의 크기가 커지고 그에 따라 배선이 연장된다는 문제점이 있다.

전술한 문제점을 고려하여, 본 발명의 목적은 전술한 문제점을 해결할 수 있으며 내부 전극의 피치가 협소한 반도체 장치를 테스트하는데 적합한 프로브 구조체 및 그 제조 방법을 제공함에 있다.

본 발명에 따르면 반도체 장치와 테스트 보드를 전기적으로 접촉하기 위한 프로브 구조체는, 한쪽 측면은 상기 반도체 장치에 대면하고 다른쪽 측면은 상기 테스트 보드에 대면하도록 사용되는 베이스 기판과, 상기 반도체 장치의 다수의 외부 단자에 대응하는 위치에서 상기 베이스 기판의 상기 한쪽 측면상에 각각 제공된다수의 프로브 핀과, 상기 테스트 보드의 다수의 전극에 대응하도록 개별적으로 제공된 다수의 관통 전극과, 상기 베이스 기판의 상기 한쪽 측면상에서 상기 프로브 핀과 상기 관통 전극각각을 개별적으로 접속하기 위한 리와이어링층(rewiring layer)을 포함한다.

상기 프로브 핀은 상부에 형성된 도전막 및 실리콘으로 제조된 코어(core)로 각각 구성되고, 상기 관통 전극은 한쪽 측면으로부터 다른쪽 측면까지 상기 베이스 기판을 각각 통과하고 상기 프로브 핀의 피치보다 더 크게 설정된 상기 베이스 기판의 상기 다른쪽 측면상에 노출된 피치를 갖는다.

전술한 구성은 양호한지 불량인지를 개별적으로 체크하기 위해 웨이퍼로부터 아직 절단되지 않은 다수의 반도체 장치 각각과 테스트 보트를 전기적으로 접속하는데 사용된다. 테스트시에는 상기 테스트 보드상의 측면상에서 테스터를 사용하여 테스트 프로그램에 따라 테스트 보드로부터 상기 장치에 입력된 신호에 대응하는 출력 신호를 관찰하여 양호한지 불량인지에 대한 판정이 내려진다.

상기 구성에서, 관통 전극은 테스트 전극과 정렬한 다음 상기 테스트 전극과 전기적으로 정렬하는데 반해 프로브 핀의 끝은 반도체 장치의 외부 단자와 접촉된다. 상기 상태하에서, 테스트 보드의 전극과 반도체 장치의 외부 단자 사이에서 신호는 프로브 핀, 리와이어링층, 및 관통 전극을 경유하여 전송 및 수신된다. 그에 따라 반도체의 품질을 판단하는 것이 가능하다.

더욱이, 본 발명은 상기 관통 전극 각각과 상기 테스트 보드의 상기 전극 각각의 사이를 개별적으로 도통하기 위해, 상기 베이스 기판의 상기 다른쪽 측면상에위치한 탄성 콘택터(contactor)를 더 포함한다.

전술한 구성에서, 반도체 장치의 외부 단자 각각과 테스트 보드의 전극 각각 사이에는 높이의 차이가 존재하고 상기 경우에 비접촉 상태를 회피하기 위해서 테스트시에 반도체 장치는 프로블 구조체를 구비한 테스트 보드에 대해 사이에 끼이도록 프레싱된다. 상기 구성에 있어서 프레싱됨에 따른 프로브 구조체에서 콘택터는 탄성 변형되어 관통 전극 각각과 테스트 보드의 전극 각각 사이에서 더욱 도통이 되어 프로브 구조체의 다른 요소, 특히 프로브 핀의 프레싱에 기인한 변형을 완화시켜 양호한 접촉을 유지시킨다.

더욱이, 프로브 구조체를 구비한 본 발명에서, 상기 콘택터는 많은 금속성 미세 배선이 매입된 탄성 시트 재료로 구성된다.

본 발명은 시트 재료의 변형을 이용하여 압축력을 완화시키고 또한 금속성 배선의 관통 전극 각각과 테스트 보드의 전극 각각 사이의 도통을 제공한다.

더욱이, 프로브 구조체를 구비한 본 발명에서, 금속성 미세 배선은 상기 시트 재료의 표면에 수직으로 각각 매입된다.

본 발명에 있어서, 금속성 미세 배선은 수직으로 매입되므로 관통 전극 각각을 테스트 보드의 전극 각각에 전기적으로 접속하기 위해서 관통 전극은 테스트 보드의 전극의 상부에 수직으로만 위치하면 된다.

더욱이, 본 발명에서 상기 금속성 미세 배선은 상기 시트 재료의 상기 표면의 수직 방향에 대해 약간 경사지도록 구성된다.

본 발명에 있어서, 각각의 금속성 미세 배선은 약간 경사지게 구성되므로 관통 전극 각각을 테스트 보드의 전극 각각에 전기적으로 접속하기 위해 관통 전극은 그 경사를 고려하여 테스트 보드의 전극 상부로부터 수직으로 이동하도록 위치하기만 하면 된다.

더욱이, 본 발명에서 상기 콘택터는 상기 베이스 기판의 상기 다른쪽 측면으로부터 노출된 상기 관통 전극 각각의 단(end)에 개별적으로 제공되며, 탄성이 있으며 또한 임으로 굽혀지는 형상을 한 금속성 배선 재료로 구성된다.

본 발명에 있어서, 관통 전극 각각은 금속 배선 재료를 경유하여 테스트 보드의 전극 각각에 전기적으로 접속된다. 상기 접속 이후에 각각의 금속 배선 재료는 굽혀지고 그에 따라 압축력을 완화시켜 주고 또한 상기 금속 배선 재료를 통해 신호가 전송되게 한다.

더욱이, 프로브 구조체를 구비한 본 발명에 있어서, 상기 콘택터는 상기 베이스 기판의 상기 다른쪽 측면으로부터 노출된 상기 관통 전극 각각의 단(end)에 개별적으로 제공되며, 탄성 코어 재료와 상기 탄성 코어 재료를 코팅하여 탄성을 가하기 위한 강화 재료로 구성되며 또한 임으로 굽혀지는 형상을 한 금속성 배선 재료로 구성된다.

본 발명에서, 각각의 관통 전극은 배선 재료를 경유하여 테스트 보드의 전극 각각에 전기적으로 접속된다. 상기 접속 이후에 각각의 배선 재료가 코팅된 강화 재료가 굽혀지고 그에 따라 압축력을 완화시켜주고 또한 배선 재료를 통해 신호가 전송된다.

더욱이, 본 발명에 있어서 상기 베이스 기판은 다층 구조로 구성되고, 상기관통 전극은 상기 베이스 기판의 층 각각을 통해 형성된 도전성 관통 전극 부품과 상기 관통 전극 부품 사이의 도통을 제공하는 상기 층 사이에 끼인 배선층으로 구성된다.

본 발명에 있어서, 신호는 배선층을 통해 전기적으로 상호 접속되는 관통 전극 요소를 경유하여 다층 구조로 된 베이스 기판의 층을 통과하여 상기 신호는 베이스 기판을 통과하도록 그 두께 방향으로 전송 및 수신된다.

더욱이, 본 발명은 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체를 제조하는 방법을 제공하는데, 상기 방법은 상기 테스트 보드의 전극에 대응하여 배치되도록 한쪽 측면으로부터 다른쪽 측면까지 소정의 베이스 기판내에 다수의 관통 전극을 형성하는 단계와, 상기 베이스 기판의 상기 한쪽 측면상에 제공되며 또한 상기 반도체 장치의 다수의 외부 단자 각각에 대응하는 각각의 위치로부터 상기 관통 전극 각각에 대해 개별적인 도통을 제공하는 리와이어링층 형성하는 단계와, 상기 베이스 기판의 상기 한쪽 측면상에 제공되며 또한 상기 외부 단자 각각을 상기 반도체 장치의 상기 다수의 외부 단자 각각에 대응하는 각각의 위치에 접촉하는 프로브 핀을 형성하는 단계를 포함한다.

상기 관통 전극 형성 단계는 상기 베이스 기판의 상기 테스트 보드의 상기 전극에 대응하게 배치되도록 다수의 홀을 형성하고 상기 홀을 도전성 재료로 채우는 단계를 포함하고, 상기 프로브 핀 형성 단계는 상기 반도체 장치의 상기 다수의 외부 단자 각각에 대응하는 각각의 위치에 실리콘으로 제조된 위스커(whisker)를 성장시킨 후 상기 실리콘으로 제조된 위스커 각각의 상부에 도전막을 형성하는 단계를 포함한다.

본 발명은 전술한 구성을 이용하여 전술한 문제점을 해결하고자 한다.

도 1은 본 발명의 제1의 실시예를 도시하는 단면도.

도 2는 도 1의 프로브 핀의 주위를 도시하는 확대 단면도.

도 3은 도 1의 프로브 구조체를 도시하는 평면도.

도 4의 a 내지 i는 도 1의 프로브 구조체를 제조하는 단계를 순서대로 도시하는 도면.

도 5는 상이한 이방성 도전 시트가 제공된 프로브 구조체를 도시하는 단면도.

도 6은 상이한 콘택터가 제공된 프로브 구조체를 도시하는 단면도.

도 7은 본 발명의 제2의 실시예를 도시하는 단면도.

도 8은 도 7의 관통 전극의 주위를 도시하는 단면도.

도 9는 제1의 종래 기술을 도시하는 사시도.

도 10은 제2의 종래 기술을 도시하는 사시도.

도 11은 제3의 종래 기술을 도시하는 사시도.

이하, 첨부된 도면을 참조하여 본 발명의 실시예가 기술될 것이다.

제1의 실시예

이하, 본 발명의 제1의 실시예가 기술될 것이다. 본 실시예는 테스트 될 반도체 장치(C) 및 테스트 보드(K) 사이의 전기적인 접촉을 제공하는 프로브 구조체(1)를 제공한다. 도 1은 프로브 구조체(1)의 단면도이고, 도 2는 도 1의 프로브 구조체(1)의 중요부에 대한 확대 단면도이고, 도 3은 프로브 구조체(1)의 부분 평면도이다.

도 1에 도시된 바와 같이, 프로브 구조체(1)는 그 상부측이 반도체 장치(C)에 대면되고 그 후측이 테스트 보드(K)에 대면되도록 사용되는 베이스 기판(7)과, 베이스 기판(7)의 상부측상에서 테스트되는 반도체 장치(C)의 다수의 외부 단자(C1)에 각각 대응하는 위치에 제공된 다수의 프로브 핀(3)과, 테스트 보드(K)의 다수의 전극(K1)에 개별적으로 대응하게 제공된 다수의 관통 전극(5)과, 베이스 기판(7)의 후측의 측면상에 위치하고 탄성이 있고 관통 전극(5) 각각을 테스트 보드(K)의 전극(K1) 각각까지 개별적으로 접속하는 콘택터(contactor)로 기능하는 이방성 도전 시트(8)를 포함한다. 상기 구성 요소는 이하에서 보다 상세히 기술될 것이다.

(베이스 기판)

베이스 기판(7)은 SiO₂로 구성된 실리콘층(72), 및 Si로 구성되며 상기 실리콘층(72)의 상부측상에 형성된 절연층(71)으로 이루어진다. 상기 절연층(71)은 리와이어링층(4)을 서로 절연하며 또한 리와이어링층(4) 각각과 베이스 기판(7)을 서로 절연하도록 형성된다.

(프로브 핀)

도 2에 도시된 바와 같이, 프로브 핀(3) 각각은 코어부(31)를 제공하도록 단결정 실리콘을 성장시키고 도전막(32)을 제공하도록 외부 주변상에 무전해 니켈 도금 및 전해 금 도금을 실행하고 그 후 일정한 강도를 얻기 위해 그 팁(tip)부를 팔라듐 도금함으로써 얻어진다. 프로브 핀(3)은 베이스 기판(7)의 상부측상에 수직으로 제공된 라운드형 로드(rod)가 되도록 형성되므로, 반도체 장치(C)의 외부 단자 전극(C1)과 사인 접촉(sin contact)하는 경우에 어느 정도 만곡부를 구비하여 이후에 기술될 이방성 도전 시트(8)와 탄성 변형으로 결합될 수 있어 외부 단자(C1) 및 반도체 장치(C) 양자 모두의 두께의 변동을 완화시킨다. 또한, 프로브 핀(3)은 반도체 장치(C)의 다수의 외부 단자(C1)와 피치 및 수가 동일하게 배치된다.

(관통 전극)

관통 전극(5) 각각은 SOI(절연체상의 실리콘) 구조체인 베이스 기판(7)을 드라이 에칭하여 형성되는 것으로서 베이스 기판(7)의 플레이트 표면에 수직하게 제공된다. 관통 전극(5)의 상단은 베이스 기판(7)의 상부측상에 노출되고 그 하부는 베이스 기판(7)의 후측으로부터 돌출한다. 또한, 관통 전극(5)은 베이스 기판(7)으로부터 그 측면을 절연하도록 측벽 절연막(51)에 의해 측면 피복된다.

(리와이어링층)

리와이어링층(4) 각각은 베이스 기판(7)의 상부측상에 형성되는 것으로서 프로브 핀(3)과 관통 전극(5)을 전기적으로 상호 접속하도록 하는 방향으로 코어(core)로서 형성된 실리콘층(41), 및 상기 관통 전극(5)의 상부에 도금에 의해 형성된 도금층(42)으로 구성된다.

상기 실리콘층(41)은 관통 전극(5)을 통해 테스트 보드(K)의 전극(K1)까지 프로브 핀(3)을 전기적으로 접속하는 외부로 인출된 전극 패턴(도 3을 참조)에 따라 베이스 기판(7)의 절연층(71)의 상부측상에 균일하게 형성된 실리콘층(도 4의 a를 참조)을 에칭함으로써 실제 형성된다. 따라서, 코어부(31)와 함께 실리콘층(41)의 표면을 동시에 균일하게 도금함으로써 도금층(42) 및 프로브 핀(3)의 도전막(32)이 형성된다.

프로브 핀(3)은 테스트되는 반도체 장치(C)의 외부 단자(C3)의 구성에 따라 배치되므로 프로브 핀(3)의 피치 또한 일정한 범위내로 제한된다. 그러나, 관통 전극(5)은 전술한 리와이어링층(4)을 통해 프로브 핀에 전기적으로 접속되므로 관통 전극(5)의 구성 및 피치는 프로브 핀(3)의 구성 및 피치에서와 같은 제한으로부터 자유롭다. 즉, 테스트 보드(K)의 전극 패드(K1)의 피치가 반도체 장치(C)의 외부 단자 전극(C1)의 피치보다 크다면 차후의 피치를 연장하도록 인출된 배선의 패턴은 상기 리와이어링층(4)에 의해 형성될 수 있다.

(이방성 도전 시트)

이방성 도전 시트(8)는 실리콘 고무로 구성된 시트 재료(81), 및 시트 재료(81)를 통해 수직으로 (그 표면까지) 매입된 많은 수의 금속성 미세 배선(82)으로 구성된다. 시트 재료(81)는 베이스 기판(7)의 도금면과 거의 동일한 크기로 설정된다. 금속성 미세 배선(82) 각각의 상단 및 하단은 시트 재료(81)의 상부측 및 후측으로부터 어느 정도 각각 돌출한다. 또한, 금속성 미세 배선(82) 각각의 직경은 관통 전극(5)의 외부 직경보다 최소한 더 작도록 설정되고 금속성 미세 배선(82)이 배치되는 피치는 관통 전극(5)의 피치보다 더 작게 설정된다. 따라서, 관통 전극(5)이 베이스 기판(7)의 도금면상의 어디에 배치되더라도 금속성 미세 배선(82)의 적어도 몇몇은 관통 전극(5)의 하단과 접하게 되어 테스트 보드(K)의 전극(K1)과 전기적으로 접촉하게 된다.

이방성 도전 시트(8)는 핀, 나사, 접착제 등으로 베이스 기판(7)상에서 예컨대 관통 전극(5)이 배치되지 않는 외부 주변에서 지지된다.

이방성 도전 시트(8)는 그 자체가 그 자체의 탄성에 의해 변형되어 테스트시에 그 사이에서 접촉을 위해 프로브 핀(3)에 대하여 반도체 장치(C)가 프레싱되는 경우에 프로브 핀(3)이 변형되는 것을 완화시킨다. 상기와 같은 이유로 인해 그 변형 및 손상에 기인한 프로브 핀의 불량을 효과적으로 방지할 수 있다.

또한, 이방성 도전 시트는 변형가능 하기 때문에 테스트 보드(K)의 만곡부에 의해 유발되는 전극(K1) 높이의 불규칙함을 효과적으로 완화시킬 수 있고 그에 따라 관통 전극(5)과 전극(K1)을 적절히 상호 접속한다. 따라서, 반도체 장치(C)가 프로브 핀(3)에 대해 프레싱되는 힘을 완화시킬 수 있고 그에 따라 프로브 핀(3)의손상과 불량을 효과적으로 방지할 수 있다.

(프로브 핀, 관통 전극, 및 리와이어링층에 대한 설명과 그 구성)

도 3은 프로브 핀(3)의 피치가 연장된 관통 전극(5)을 구성하는 하나의 예를 도시한다. 상기 구성상의 예는 외부 단자(C1)가 사각형 형상의 반도체 장치(C)의 각각의 측면을 따라 30㎛의 피치로 배치되는 경우만 해당되고 도면에는 단지 하나의 코너만이 도시되어 있다.

전술한 바와 같이, 프로브 핀(3)은 반도체 장치(C)의 외부 단자(C1)와 유사한 상기 사각형의 각각의 측면을 따라 줄지어 배치되고 그 피치는 약 30㎛로 설정된다. 프로브 핀(3)의 상기 열 양측의 각각의 상부에는 프로브 핀(3)의 열과 평행하게 관통 전극(5)의 3개의 열이 배치된다. 관통 전극(5)은 리와이어링층(4)을 통해 대응하는 프로브 핀(3)에 각각 접속된다.

상기 관통 전극(5)의 열은 프로브 핀(3)의 열에 대해 각각 오프셋 방향으로 배치된다. 따라서, 각각의 열에서 인접한 관통 전극(5)은 피치가 180㎛가 된다. 관통 전극(5)의 피치는 프로브 구조체(1)의 크기를 줄이도록 적절히 설정되어야 하지만 관통 전극(5)의 피치가 더 작아진다는 것의 의미는 테스트 보드(K)의 전극(K1)의 피치가 더 작아진다는 것을 의미한다. 테스트 보드(K)의 크기를 상기와 같이 과도하게 줄이기 위해서는 테스트 보드(K)의 제조 비용 및 생상성의 관점에서 보아 바람직 하지 않는 반도체 장치(C)의 제조 기술을 채택(포토 레지스트, 스퍼터링, 도금 등의 기술을 사용)하는 것이 필요하다. 따라서, 180㎛의 전술한 내부 관통 전극(5)의 피치값은 프로브 구조체(1)의 크기 축소와 테스트 보드(K)의 생산성을 고려하면 적절하다고 할 수 있다.

관통 전극(5)은 베이스 기판(7)을 통해 형성되므로 종래 기술에서의 보드의 엣지까지 연장할 필요성이 없고 따라서 그 구성상의 자유도를 향상시킬 수 있다. 따라서, 관통 전극(5)의 피치를 너무 크지도 너무 작지도 않는 적절한 값으로 설정하는 것이 가능하여 프로브 구조체(1)의 크기를 테스트 보드(K)의 생산성을 감소시킬 정도가 않되게 축소할 수 있으며 리와이어링층의 크기를 줄이는 것이 가능하다.

반면에, 프로브 핀(3)은 그 피치가 30㎛, 그 높이가 500 내지 800㎛, 그 직경이 상부측에서 15㎛로 설정된다.

또한, 베이스 기판(7)의 후측상에 배치된 이방성 도전 시트(8)의 금속성 미세 배선(82)은 텅스텐, 베릴륨, 구리 등과 같은 재료로 형성되고 그 배선 직경은 30㎛ 이하이고 금으로 외부 주변이 도금되고 내부의 미세한 배선 피치는 30 내지 50㎛ 정도로 X 및 Y의 양 방향으로 설정되고 두께가 1mm 이하로 설정된 시트 재료(81)를 구비한다.

프로브 핀(3)과 그에 대응하는 관통 전극(5) 사이의 위치상의 관계는 전술한 배선에 기인하여 어느 정도 오프셋 상태이지만, 상기와 같은 거리상의 오프셋의 정도는 충분히 짧아서 테스트시의 반도체 장치(C)상의 압착력이 관통 전극(5)까지 효과적으로 전달되도록 해주며 또한 관통 전극(5)과 이방성 도전 시트(8) 사이의 접촉 및 이방성 도전 시트(8)와 테스팅을 위한 테스팅 장치(K)의 전극(K1) 사이의 접촉을 효과적으로 유지하게 해준다.

(제조 방법)

이하, 도 4를 참조하여 전술한 프로브 구조체(1)를 제조하는 방법이 상세하게 기술될 것이다.

먼저, 도 4의 a에 도시된 바와 같이, 패시베이션층의 기능을 하는 SiO₂막(71)이 CVD 기술을 사용하여 SOI 기판(7)에 대한 베이스를 제공하는 실리콘 웨이퍼의 <111> 정면측의 표면((111)은 밀러 지수(Miller index)이다)상에 2㎛ 정도의 두께로 형성되고, 그 상부에 리와이어링층(4)의 코어를 제공하는 Si층이 상부에 교대로 형성된다. 이렇게 하여 베이스 기판 재료(7')가 형성된다.

다음에, 도 4의 b에 도시된 바와 같이, 관통홀(52)은 RIE(반응성 이온 에칭), 레이저 기술(KrF, THG-YAG, 등), EB(전자 빔) 기술 등과 같은 공정 기술을 사용하여 베이스 기판 재료(7')내에 형성된다. (여기서 주의해야 할 점은 관통홀(52)은 도 4의 f의 단계까지는 바닥부를 구비하고 있지만 관통홀이라고 부른다.)

다음에, 베이스 기판(7)과 관통 전극(5) 사이의 절연을 유지하기 위해, 무기질막이 관통홀(52)의 측벽상에 CVD 기술에 의해 형성되고, 그 측벽상에는 측벽 절연막(51)으로 기능하며 Ti/W, Cr 등으로 구성된 배리어층이 교대로 형성된다(도 4의 c). 그 후, 관통홀(52)은 Cu, Au, W, Mo 등과 같은 금속으로 전해 도금 또는 무전해 도금 기술을 사용하여 채워지고(도 4의 d), 그 후 평탄화를 위해 상면상에 형성된 Cu층과 과도한 절연층을 제거하기 위해 CMP 처리를 실행한다(도 4의 e).

또한, 베이스 기판 재료(7')의 후측은 관통 전극(5)의 하단이 실리콘 기판으로부터 돌출하도록 동일 모양으로 선택적 에칭된다(도 4의 f). 베이스 기판 재료(7')의 상부측상의 Si층의 상부측의 평탄화된 표면상에는 금의 박막이 스퍼터링 또는 증착되고 그 상부에 포토레지스트가 교대로 도포되어 포토리소그라피 공정이 실행되어 리와이어링층(4)의 배선 패턴을 형성하고, 그에 따라 실리콘층(41)을 형성하고 상기 실리콘층(41)은 리와이어링층(4)의 코어로서 작용한다. 또한, 프로브 핀(3)이 제공되도록 배치될 상기와 같이 형성된 실리콘층(41)상의 위치에 금으로 된 범프가 제공된다(도 4의 g).

상기 구조체는 SiH₄, SiCl₄등과 같은 실리콘 화합물을 함유하는 가스 분위기 하에서 Si-Au 합금의 용융점 이상의 온도로 열처리되어 비늘 모양의 실리콘 결정을 형성하고 그에 따라 프로브 핀(3)의 코어부(31)를 형성한다(도 4의 h). 상기 위스커 성장 방법(whisker growing method)은 공지의 기술로서 개시되어 있다. 그 후, 실리콘 위스커의 길이를 균일하게 하기 위해, 그 팁(tip)이 기계적 연마에 의해 다듬어진다.

다음에, 프로브 핀(3)의 코어부(31) 및 리와이어링층(4)의 실리콘층(41)은 무전해 도금에 의해 0.1㎛ 정도의 두께로 니켈 도금되거나 전해 도금에 의해 2㎛ 정도의 두께로 금 도금되고 그에 따라 도전막(32) 및 도금층(42)을 형성한다. 이와 같이, 프로브 핀(3) 및 리와이어링층(4)이 형성된다. 또한, 베이스 기판(7)의 후측으로부터 돌출하는 관통 전극(5)의 하단은 니켈 및 금 도금되고 단지 프로브 핀(3)의 상부의 위에만 팔라듐으로 도금된다(도 4의 i).

그 후, 이방성 도전 시트(8)가 베이스 기판(7)의 후측에 접착되어 프로브 구조체(1)가 완성된다.

(기타)

도 1의 프로브 구조체의 횡단면도에서 프로브 핀(3)의 피치는 2개의 관통 전극(5) 사이의 피치보다 협소하게 도시되었지만 여기서 언급된 피치는 동일한 열(row)의 프로브 핀(3) 또는 그에 대응하는 관통 전극(5) 사이의 하나를 나타낸다. 도 1은 X-X선에 따른 도 3의 횡단면도로서 프로브 핀은 다른 열에 속한다.

(이방성 도전 시트의 다른 예)

도 5는 이방성 도전 시트(8)의 변형예를 도시한다. 도면에 도시된 신규의

이방성 도전 시트(8A)는 시트 재료(81)와 상기 시트 재료(81)를 통해 수직 방향에 대해 어느 정도 경사지게 매입된 많은 수의 금속성 미세 배선(82)로 구성된다. 상기 이방성 도전 시트(8A)는 상기와 같은 점을 제외하고는 이방성 도전 시트(8)와 동일하다. 금속성 미세 배선(82A)은 상기와 같이 상기 이방성 도전 시트(8A)내에 경사지게 형성되므로 관통 전극(5)은 상기 경사 많큼 테스트 보드(K)의 전극(K1)에 대해 오프셋 형상으로 배치될 필요성이 있으며 그 점을 제외하고는 이방성 도전 시트(8)와 거의 동일한 효과가 있다.

(콘택터(contactor)의 다른 예)

도 6은 이방성 도전 시트(8) 대신에, 베이스 기판(7)의 후측으로부터 노출된 관통 전극(5) 각각의 하단에 개별적으로 제공되며 탄성이 있어 임으로 굽혀지게 형성된 콘택터로서 금속 배선 재료(8B)가 사용되는 경우를 도시한다. 상기 금속 배선재료(8B)는 관통 전극(5)과 일대일 대응 관계가 있고 상부에 스프링성 도금(spring-natured plating)이 실행되는 금 배선으로 구성된다. 금 배선보다 더 탄성이 있는 도전 재료가 코어 배선으로서 사용되면 상기 스프링성 도금은 행할 필요가 없다.

도 6에서 S자 형태가 탄성의 형태로서 실시되었지만 Z자 형태, 수평한 U자 형태, 또는 코일 형상과 같은 어떠한 형상이라도 탄성을 받는한 무방한다.

상기 구성 역시 상기 이방성 도전 시트(8)에 의한 효과와 거의 동일한 효과가 생긴다.

비록 전술한 실시예에서 이방성 도전 시트(8, 8A)와 금속 배선 재료(8B)는 테스트 보드(K)와 관통 전극(5) 사이에 배치되었지만, 적어도 도전성을 가지고 탄성을 갖는한 어떠한 다른 구성도 무방하다.

제2의 실시예

이하, 도 7 및 8을 참조하여 제2의 실시예가 기술될 것이다. 도 7은 본 발명의 제2의 실시예에 따른 프로브 구조체(1C)의 횡단면도를 도시한다. 도면에 도시된 프로브 구조체(1C)의 특징은 바디 구조체(7C)가 다층 구조로 되어 있고, 각각의 관통 전극(5C)은 베이스 기판(7C)의 층 각각을 통해 형성된 도전성 관통 전극 부품(53C, 54C)과, 관통 전극 구조체(53C) 사이에서 도통용으로 제공된 층에 끼인 배선(55C)으로 구성된다는 점이다. 다른 구성 요소는 프로브 구조체(1)의 구성 요소와 동일하여 여기서는 설명을 생략한다.

도 7에 도시된 바와 같이, 베이스 기판(7C)은 그 상층 및 하층이 절연층(71,72)이 결합된 구성으로 된 복층 구조이다. 여기서 주목할 점은 상기 구성에서의 층의 갯수는 2층 이상이라는 점이다.

관통 전극(5C)의 제1의 관통 전극 부품(53C)은 베이스 기판(7C)의 하층을 통해 제2의 관통 전극 부품(54C) 및 베이스 기판(7C)의 상층을 통해 형성된다. 더욱이, 배선층(55C)은 제1의 관통 전극 부품(53C)의 하단을 제2의 관통 전극 부품(54C)의 상단에 접속하도록 베이스 기판(7C)의 상층 및 하층 사이에서 형성된다. 배선층(55C)은 도시되어 있지 않지만 상부층인 실리콘층(72)에 대해 절연되어 있다.

상기 구성에서, 반도체 장치(C)의 외부 단자(C1)는 프로브 핀(3), 리와이어링층(4), 제1의 관통 전극 부품(53C), 배선층(55C), 제2의 관통 전극 부품(54C), 및 이방성 도전 시트(8)을 통해 그 순서대로 테스트 보드(K)의 전극(K1)과 전기적으로 접속된다.

상기 구성에 의해, 프로브 구조체(1)에 의한 효과와 거의 동일한 효과를 얻는 것이 가능하고 또한 프로브 핀(3)의 피치에 대해 테스트 보드의 내부 전극 피치를 더욱 연장하는 것이 가능하다. 또한, 베이스 기판이 다층인 결과로 관통 전극 부품 및 배선층의 수가 많아지고 오프셋이 각각의 프로브 핀(3)과 각각의 관통 전극(5) 사이에서 커지면, 베이스 기판과 이방성 도전 시트 사이의 공간 및 이방성 도전 시트와 테스트 보드(K) 사이의 공간은 콘택터(8)과 테스트 보드(K) 사이의 프레싱 접촉을 제공하기 위해 진공(또는 감압)이 된다.

본 발명에 따르면, 관통 전극은 베이스 기판을 통해 형성되므로 종래의 기술에 비해 베이스 기판을 그 외부 주변까지 배선할 필요가 없어 배선의 축소가 가능하다. 따라서, 신호 지연이 효과적으로 회피되어 고속의 테스트에 적합하다. 또한, 종래 기술에 비해, 금속 바늘과 차단판으로 구성된 구성을 제공할 필요가 없기 때문에 상기 금속 바늘과 차단판을 조립하는데 따른 생산성의 감소를 방지할 수 있다.

또한, 관통 전극 및 리와이어링층이 결합되어 대응하는 프로브 핀에 대해 관통 전극의 구성상의 자유도를 향상시킬 수 있고 또한 내부 관통 전극의 피치는 프로브 핀의 소형 피치에 대해서도 임으로 설정될 수 있다. 상기 구성은 종래의 기술에 비해 보드의 중심에 배치된 한 무리의 프로브 핀으로부터 방사상으로 배선할 필요가 없기 때문에 프로브 구조체의 크기가 감소된다.

또한, 프로브 핀은 실리콘으로 제조된 코어 및 그 상부에 형성된 도전막으로 구성될 수 있으므로 실리콘 위스커 성장 기술 및 도금 기술을 실용화할 수 있어 프로브 핀의 크기를 줄이고 그 피치를 좁게 할 수 있다.

또한, 탄성 및 도전성이 있는 콘택터가 베이스 기판의 다른 측상에 장착된다는 특성에 있어서, 테스트되는 반도체 장치가 접촉을 위해 프로브 핀에 대해 프레싱되면 콘택터는 그 자체의 탄성에 의해 변형되어 프로브 핀의 변형의 발생을 완화시킨다. 따라서, 그 손상 및 변형에 기인한 프로브 핀의 악화를 방지하는데 효과적이다. 또한, 콘택터는 변형 가능하므로 테스트 보드의 만곡부에 의해 야기된 전극의 높이의 불규칙함을 효과적으로 완화할 수 있고 따라서 관통 전극 및 그에 대응하는 전극을 효과적으로 상호 접속할 수 있다.

따라서, 본 발명에 따르면, 종래 기술에 비해 우수한 프로브 구조체 및 그 제조 방법을 제공할 수 있다.

본 발명은 그 본질 및 특성을 벗어남이 없이 다른 특정한 예로 실시될 수 있다. 따라서, 본 실시예는 한정적인 것이 아니고 단지 예시적인 것이라고 이해되어야 하고 첨부된 청구항에 의해 나타난 본 발명의 범위는 전술한 설명에 한정되지 않고 여러 변형 및 수정을 포함할 수 있다.

명세서, 청구항, 도면 및 요약을 포함하는 일본국 특허출원 제2000-330523호(2000년 10월30일 출원)의 모든 개시 내용은 본 출원건에 반영되어 있다.

Claims

반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체에 있어서,

한쪽 측면은 상기 반도체 장치에 대면하고 다른쪽 측면은 상기 테스트 보드에 대면하도록 사용되는 베이스 기판과,

상기 반도체 장치의 다수의 외부 단자에 대응하는 위치에서 상기 베이스 기판의 상기 한쪽 측면상에 각각 제공된 다수의 프로브 핀과,

상기 테스트 보드의 다수의 전극에 대응하도록 개별적으로 제공된 다수의 관통 전극과,

상기 베이스 기판의 상기 한쪽 측면상에서 상기 프로브 핀과 상기 관통 전극각각을 개별적으로 접속하기 위한 리와이어링층(rewiring layer)을 포함하고,

상기 프로브 핀은 상부에 형성된 도전막 및 실리콘으로 제조된 코어(core)로 각각 구성되고,

상기 관통 전극은 한쪽 측면으로부터 다른쪽 측면까지 상기 베이스 기판을 각각 통과하고 상기 프로브 핀의 피치보다 더 크게 설정된 상기 베이스 기판의 상기 다른쪽 측면상에 노출된 피치를 갖는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 1항에 있어서,

상기 관통 전극 각각과 상기 테스트 보드의 상기 전극 각각의 사이를 개별적으로 도통하기 위해, 상기 베이스 기판의 상기 다른쪽 측면상에 위치한 탄성 콘택터(contactor)를 더 포함하는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 2항에 있어서,

상기 콘택터는 많은 금속성 미세 배선이 매입된 탄성 시트 재료로 구성되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 3항에 있어서,

상기 금속성 미세 배선은 상기 시트 재료의 표면에 수직으로 각각 매입되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 3항에 있어서,

상기 금속성 미세 배선은 상기 시트 재료의 상기 표면의 수직 방향에 대해 약간 경사진 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 2항에 있어서,

상기 콘택터는 상기 베이스 기판의 상기 다른쪽 측면으로부터 노출된 상기 관통 전극 각각의 단(end)에 개별적으로 제공되며, 탄성이 있으며 또한 임으로 굽혀지는 형상을 한 금속성 배선 재료로 구성되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 2항에 있어서,

상기 콘택터는 상기 베이스 기판의 상기 다른쪽 측면으로부터 노출된 상기 관통 전극 각각의 단(end)에 개별적으로 제공되며, 탄성 코어 재료와 상기 탄성 코어 재료를 코팅하여 탄성을 가하기 위한 강화 재료로 구성되며 또한 임으로 굽혀지는 형상을 한 금속성 배선 재료로 구성되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 1항에 있어서,

상기 베이스 기판은 다층 구조로 구성되고,

상기 관통 전극은 상기 베이스 기판의 층 각각을 통해 형성된 도전성 관통 전극 부품과 상기 관통 전극 부품 사이의 도통을 제공하는 상기 층 사이에 끼인 배선층으로 구성되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 2항에 있어서,

상기 베이스 기판은 다층 구조로 구성되고,

상기 관통 전극은 상기 베이스 기판의 층 각각을 통해 형성된 도전성 관통 전극 부품과 상기 관통 전극 부품 사이의 도통을 제공하는 상기 층 사이에 끼인 배선층으로 구성되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 3항에 있어서,

상기 베이스 기판은 다층 구조로 구성되고,

상기 관통 전극은 상기 베이스 기판의 층 각각을 통해 형성된 도전성 관통 전극 부품과 상기 관통 전극 부품 사이의 도통을 제공하는 상기 층 사이에 끼인 배선층으로 구성되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 4항에 있어서,

상기 베이스 기판은 다층 구조로 구성되고,

상기 관통 전극은 상기 베이스 기판의 층 각각을 통해 형성된 도전성 관통 전극 부품과 상기 관통 전극 부품 사이의 도통을 제공하는 상기 층 사이에 끼인 배선층으로 구성되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 5항에 있어서,

상기 베이스 기판은 다층 구조로 구성되고,

상기 관통 전극은 상기 베이스 기판의 층 각각을 통해 형성된 도전성 관통 전극 부품과 상기 관통 전극 부품 사이의 도통을 제공하는 상기 층 사이에 끼인 배선층으로 구성되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 6항에 있어서,

상기 베이스 기판은 다층 구조로 구성되고,

상기 관통 전극은 상기 베이스 기판의 층 각각을 통해 형성된 도전성 관통 전극 부품과 상기 관통 전극 부품 사이의 도통을 제공하는 상기 층 사이에 끼인 배선층으로 구성되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체.
제 7항에 있어서,

상기 베이스 기판은 다층 구조로 구성되고,

상기 관통 전극은 상기 베이스 기판의 층 각각을 통해 형성된 도전성 관통 전극 부품과 상기 관통 전극 부품 사이의 도통을 제공하는 상기 층 사이에 끼인 배선층으로 구성되는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로서로 접촉하기 위한 프로브 구조체.
반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체를 제조하는 방법에 있어서,

상기 테스트 보드의 전극에 대응하여 배치되도록 한쪽 측면으로부터 다른쪽 측면까지 소정의 베이스 기판내에 다수의 관통 전극을 형성하는 단계와,

상기 베이스 기판의 상기 한쪽 측면상에 제공되며 또한 상기 반도체 장치의 다수의 외부 단자 각각에 대응하는 각각의 위치로부터 상기 관통 전극 각각에 대해 개별적인 도통을 제공하는 리와이어링층 형성하는 단계와,

상기 베이스 기판의 상기 한쪽 측면상에 제공되며 또한 상기 외부 단자 각각을 상기 반도체 장치의 상기 다수의 외부 단자 각각에 대응하는 각각의 위치에 접촉하는 프로브 핀을 형성하는 단계를 포함하고,

상기 관통 전극 형성 단계는 상기 베이스 기판의 상기 테스트 보드의 상기 전극에 대응하게 배치되도록 다수의 홀을 형성하고 상기 홀을 도전성 재료로 채우는 단계를 포함하고,

상기 프로브 핀 형성 단계는 상기 반도체 장치의 상기 다수의 외부 단자 각각에 대응하는 각각의 위치에 실리콘으로 제조된 위스커(whisker)를 성장시킨 후 상기 실리콘으로 제조된 위스커 각각의 상부에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치와 테스트 보드를 전기적으로 서로 접촉하기 위한 프로브 구조체를 제조하는 방법.