CN100585826C - 半导体集成电路器件的制造方法 - Google Patents

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Abstract

在探针检测时，为使探针与测试焊盘接触而不破坏在芯片内形成的电路，借助于螺母(11、13)和螺栓(16C)的固定，使加重部件(14)、推压件(9)、弹性体(9A)、粘接环(6)和柱塞(3)成为一体，在设置在弹簧顶压部件(18)和加重部件(14)之间的弹簧(19)的弹性力的作用下，使这些成为一体的构件向焊盘(PD3、PD4)压下，使从柱塞(3)内的弹簧(3A)向薄膜片(2)传递的推压力，仅用于薄膜片(2)的拉伸。

Description

半导体集成电路器件的制造方法
技术领域
本发明涉及半导体集成电路器件的制造技术，尤其涉及有效地应用于使探针卡的探针与半导体集成电路器件的电极焊盘接触而进行的半导体集成电路的电检测的技术。
背景技术
在日本特开平8-220138号公报(专利文献1)中，公开了一种在测量半导体元件的电特性时防止由来自轴的负载和薄膜的张力引起的压板翘曲从而获得与半导体元件的良好接触的探针卡。
另外，在日本特开平9-43276号公报(专利文献2)中，公开了一种即使在使触头与电极焊盘大面积接触的情况下也可以对所有触头的接触点大致均等地施加压力的探针卡设备。
专利文献1：日本特开平8-220138号公报
专利文献2：日本特开平9-43276号公报
发明内容
作为半导体集成电路器件的检测技术有探针检测。这种探针检测包括进行确认是否按预定的功能进行动作的功能测试和DC动作特性和AC动作特性的测试以判别合格品/不合格品的测试等。
近年来，半导体集成电路器件的多功能化不断发展，推行着在1个半导体芯片(以下，简记为芯片)上制作多个电路的技术。而且，为减低半导体集成电路器件的制造成本，还推行着使半导体元件和布线微细化以减小半导体芯片(以下，简记为芯片)的面积以增加每1个晶片获得芯片的数量的技术。为此，不仅测试焊盘(键合焊盘)数增加，而且还要研究在测试焊盘下面配置电路。因此，存在着因探针接触到测试焊盘时的冲击而使电路破坏的危险。
另外，为使电路动作加快，研究出使用机械强度低、相对介电常数低的绝缘膜作为上层布线和下层布线之间的层间绝缘膜。在将这种相对介电常数低的绝缘膜用作层间绝缘膜时，存在着探针接触到测试焊盘时的冲击更容易传递到电路而易于引起电路破坏的课题。
本申请所公开的一个代表性发明的另一目的是，提供一种在探针检测时使探针与测试焊盘接触而不破坏在芯片内形成的电路的技术。
如简单地说明本申请所公开的发明中的一个代表性发明的概要，则如下所述。
本发明的半导体集成电路器件的制造方法，包括以下工序：
(a)准备半导体晶片的工序，其中，上述半导体晶片被划分为多个芯片区域，在上述多个芯片区域的每一个中形成了半导体集成电路，在主面上形成了与上述半导体集成电路电连接的多个第一电极；
(b)准备第一卡的工序，其中，上述第一卡包括：形成了第一布线的第一布线基板；被保持在上述第一布线基板上的第一片，该第一片形成有用于与上述多个第一电极接触的多个接触端子和与上述多个接触端子电连接的第二布线且上述第二布线与上述第一布线电连接并且上述多个接触端子的顶端与上述半导体晶片的主面相对；将上述第一片中形成了上述多个接触端子的第一区域与上述第一布线基板隔开地保持的粘接环；将上述第一片中的上述第一区域从背面侧推出的推出机构；以及控制使上述多个接触端子的上述顶端与上述多个第一电极接触时的接触加压量的加压机构；
(c)使上述多个接触端子的上述顶端与上述多个第一电极接触来进行上述半导体集成电路的电检测的工序，
此处，上述推出机构产生的上述第一区域的推出量和上述加压机构产生的上述接触加压量，被分别独立地进行控制。
另外，本发明的半导体集成电路器件的制造方法，包括以下工序。
(a)准备半导体晶片的工序，其中，上述半导体晶片被划分为多个芯片区域，在上述多个芯片区域的每1个中形成了半导体集成电路，在主面上形成了与上述半导体集成电路电连接的多个第一电极；
(b)准备第一卡的工序，其中，上述第一卡包括：形成了第一布线的第一布线基板；被保持在上述第一布线基板上的第一片，该第一片形成有用于与上述多个第一电极接触的多个接触端子和与上述多个接触端子电连接的第二布线且上述第二布线与上述第一布线电连接并且上述多个接触端子的顶端与上述半导体晶片的主面相对；将上述第一片中形成了上述多个接触端子的第一区域与上述第一布线基板隔开地保持的粘接环；将上述第一片中的上述第一区域从背面侧推出的推出机构；以及控制使上述多个接触端子的上述顶端与上述多个第一电极接触时的接触加压量的加压机构；
(c)使上述多个接触端子的上述顶端与上述多个第一电极接触来进行上述半导体集成电路的电检测的工序。
此处，上述推出机构，粘贴在上述第一片的上述第一区域的上述背面侧，
上述推出机构产生的上述第一区域的推出量和上述加压机构产生的上述接触加压量，被分别独立地进行控制。
另外，如分项地简单说明本申请书所公开的其他发明的概要，则如下所述。
1.一种探针卡，包括：
形成了第一布线的第一布线基板；
保持在上述第一布线基板上的第一片，形成有用于与在半导体晶片的主面上形成的多个第一电极接触的多个接触端子和与上述多个接触端子电连接的第二布线，上述第二布线与上述第一布线电连接，上述多个接触端子的顶端与上述半导体晶片的主面相对；
粘接环，将上述第一片中形成了上述多个接触端子的第一区域与上述第一布线基板隔开地保持；
推出机构，将上述第一片中的上述第一区域从背面侧推出；以及
加压机构，控制使上述多个接触端子的上述顶端与上述多个第一电极接触时的接触加压量，
其中，上述推出机构产生的上述第一区域的推出量和上述加压机构产生的上述接触加压量，被分别独立地进行控制。
2.一种探针卡，包括：
形成了第一布线的第一布线基板；
被保持在上述第一布线基板上的第一片，形成有用于与在半导体晶片的主面上形成的多个第一电极接触的多个接触端子和与上述多个接触端子电连接的第二布线，上述第二布线与上述第一布线电连接，上述多个接触端子的顶端与上述半导体晶片的主面相对；
粘接环，将上述第一片中形成了上述多个接触端子的第一区域与上述第一布线基板隔开地保持；
推出机构，将上述第一片中的上述第一区域从背面侧推出；以及
加压机构，控制使上述多个接触端子的上述顶端与上述多个第一电极接触时的接触加压量，
其中，上述推出机构，粘贴在上述第一片的上述第一区域的上述背面侧，
上述推出机构产生的上述第一区域的推出量和上述加压机构产生的上述接触加压量，被分别独立地进行控制。
如简单地说明由本申请书所公开的发明中的代表性发明取得的效果，则如下所述。
能够在探针检测时使探针(Probe)与测试焊盘接触而不会破坏在芯片内形成的电路。
附图说明
图1是作为本发明的实施方式1的半导体集成电路器件的主要部分剖视图。
图2是作为本发明的实施方式1的半导体集成电路器件的主要部分剖视图。
图3是用作为本发明的实施方式1的探针卡进行探针检测的对象的半导体芯片的俯视图。
图4是在图3中示出的半导体芯片上形成的焊盘的立体图。
图5是表示图4中示出的半导体芯片与液晶面板的连接方法的主要部分剖视图。
图6是作为本发明的实施方式1的探针卡的底面的主要部分俯视图。
图7是沿图6中的A-A线的剖视图。
图8是示出使用与作为本发明的实施方式1的探针卡进行了比较的探针卡时的行程量与负载的关系的说明图。
图9是示出使用了作为本发明的实施方式1的探针卡时的行程量与负载的关系的说明图。
图10是形成作为本发明的实施方式1的探针卡的薄膜片的主要部分俯视图。
图11是沿图10中的B-B线的剖视图。
图12是沿图10中的C-C线的剖视图。
图13是将形成作为本发明的实施方式1的探针卡的薄膜片的主要部分放大后示出的剖视图。
图14是用作为本发明的实施方式1的探针卡进行探针检测的对象的半导体芯片的俯视图。
图15是形成作为本发明的实施方式1的探针卡的薄膜片的主要部分俯视图。
图16是示出探针在用作为本发明的实施方式1的探针卡进行探针检测的对象的半导体芯片内所设有的凸形电极上接触的位置的主要部分俯视图。
图17是形成作为本发明的实施方式1的探针卡的薄膜片的主要部分俯视图。
图18是形成作为本发明的实施方式1的探针卡的薄膜片的主要部分俯视图。
图19是沿图18中的D-D线的剖视图。
图20是沿图18中的E-E线的剖视图。
图21是说明形成作为本发明的实施方式1的探针卡的薄膜片的制造工序的主要部分剖视图。
图22是接续图21的薄膜片制造工序中的主要部分剖视图。
图23是接续图22的薄膜片制造工序中的主要部分剖视图。
图24是接续图23的薄膜片制造工序中的主要部分剖视图。
图25是接续图24的薄膜片制造工序中的主要部分剖视图。
图26是接续图25的薄膜片制造工序中的主要部分剖视图。
图27是形成作为本发明的实施方式1的探针卡的薄膜片的制造工序中的主要部分剖视图。
图28是接续图27的薄膜片制造工序中的主要部分剖视图。
图29是形成作为本发明的实施方式2的探针卡的薄膜片的制造工序中的主要部分剖视图。
图30是接续图29的薄膜片制造工序中的主要部分剖视图。
图31是接续图30的薄膜片制造工序中的主要部分剖视图。
图32是接续图31的薄膜片制造工序中的主要部分剖视图。
图33是接续图32的薄膜片制造工序中的主要部分剖视图。
图34是说明形成作为本发明的实施方式2的探针卡的薄膜片具有的探针与半导体芯片的焊盘的接触的主要部分剖视图。
图35是说明形成作为本发明的实施方式2的探针卡的薄膜片具有的探针与半导体芯片的焊盘的接触的主要部分剖视图。
图36是形成作为本发明的实施方式2的探针卡的薄膜片的主要部分俯视图。
图37是沿图36中的F-F线的主要部分剖视图。
图38是形成作为本发明的实施方式2的探针卡的薄膜片的主要部分俯视图。
图39是沿图38中的F-F线的主要部分剖视图。
图40是形成作为本发明的实施方式2的探针卡的薄膜片的主要部分俯视图。
图41是沿图40中的F-F线的主要部分剖视图。
图42是形成作为本发明的实施方式2的探针卡的薄膜片的主要部分俯视图。
图43是沿图42中的F-F线的主要部分剖视图。
图44是形成作为本发明的实施方式2的探针卡的薄膜片的主要部分俯视图。
图45是沿图44中的F-F线的主要部分剖视图。
图46是作为本发明的实施方式3的半导体集成电路器件的制造工序中的主要部分剖视图。
具体实施方式
如在详细地说明本申请的发明之前先说明本申请书中的用语的含义，则如下所述。
所谓晶片，是指集成电路制造中使用的单晶硅衬底(一般大致为平面圆形形状)、SOI(Silicon On Insulator：绝缘衬底上外延硅)衬底、蓝宝石衬底、玻璃衬底、其他绝缘、半绝缘或半导体衬底等以及这些衬底的复合衬底。另外，在本申请中当提到半导体集成电路器件时，不仅是可以在硅晶片和蓝宝石衬底等的半导体或绝缘体衬底上制作的半导体集成电路器件，而且除特别指明了不是这样的情况以外还包括在像TFT(Thin Film Transistor：薄膜晶体管)和STN(Super-Twisted-Nematic：超扭曲向列型)液晶等那样的玻璃等的其他绝缘衬底上制作的半导体集成电路器件。
所谓器件面，是指晶片的主面，是在该面上用光刻法形成与多个芯片区域对应的器件图案的面。
所谓接触端子，是指利用与半导体集成电路的制造中使用的相同的、将晶片工艺即光刻技术、CVD(Chemical Vapor Deposition：化学汽相淀积)技术、溅射技术和蚀刻技术等组合的图案形成方法在硅晶片上一体地形成布线层和与其电连接的顶端部的端子。
所谓薄膜探针(membrane probe)、薄膜探针卡、或凸起针布线片复合体，是指设置与检测对象接触的上述接触端子(凸起针)和从该端子处引出的布线并在该布线上形成外部接触用的电极的薄膜，其厚度例如为10μm～100μm左右。
所谓探针卡，是指具有与作为检测对象的晶片接触的接触端子和多层布线基板等的结构体，所谓半导体检测装置，是指具有探针卡和放置作为检测对象的晶片的试样支承系统的检测装置。
所谓探针检测，是指用探针对完成了晶片工序的晶片进行的电测试，即通过使上述接触端子的顶端与在芯片区域的主面上形成的电极接触来进行半导体集成电路的电检测，通过进行确认是否按预定的功能动作的功能测试、DC动作特性和AC动作特性的测试来判别合格品/不合格品。与分割为各个芯片后(或封装完成后)进行的分选测试(最终测试)不同。
在以下的实施方式中，为方便起见，当需要时，分割为多个部分或实施方式进行说明，但除特别指明了的情况外，这些部分或实施方式相互间不是没有关系的，而是一方是另一方的一部分或全部的变形例、详细说明、补充说明等的关系。
另外，在以下的实施方式中，当提到要素的数量等(包括个数、数值、量、范围等)时，除特别指明了的情况或在原理上明显地限定为特定的数的情况等之外，并不限定于该特定的数，也可以是特定数以上或以下。
在以下的实施方式中，其构成要素(也包括要素步骤等)，除特别指明了的情况或在原理上明显地认为是必要的情况等之外，当然也不一定是必要的。
同样，在以下的实施方式中，当提到构成要素等的形状、位置关系等时，除特别指明了的情况或在原理上明显地认为不是那样的情况等之外，实际上可以包括与其形状等近似的或类似的情况等。这种情况对上述数值和范围来说也是同样的。
另外，在用于说明本实施方式的所有的图中，对具有同一功能的部分标以相同的符号，其重复的说明从略。
另外，在本实施方式中，将绝缘栅型场效应晶体管称为MISFET(Metal Insulator Semiconductor Field Effect Trasistor；金属绝缘半导体场效应晶体管)，也包括MOSFET(Metal Oxide Semiconductor FieldEffect Trasistor；金属氧化物半导体场效应晶体管)。
另外，关于在本申请中使用的由半导体光刻技术形成的薄膜探针的各个细节，已由本发明人和相关的发明人等在以下的专利申请中公开，因此除特别需要时以外这些内容不再重复。上述专利申请即为日本特愿平6-22885号、日本特开平7-283280号公报、日本特开平8-50146号公报、日本特开平8-201427号公报、日本特愿平9-119107号、日本特开平11-23615号公报、日本特开2002-139554号公报、日本特开平10-308423号公报、日本特愿平9-189660号、日本特开平11-97471号公报、日本特开2000-150594号公报、日本特开2001-159643号公报、日本专利申请第2002-289377号(对应美国申请编号第10/676609号；美国申请日2003.10.2)、日本专利申请第2002-294376号、日本专利申请第2003-189949号、日本专利申请第2003-075429号(对应美国申请号第10/765917号；美国申请日2004.1.29)、日本特开2004-144742号公报(对应美国公开号第2004/070413号)、日本特开2004-157127号公报、日本专利申请第2003-371515号、日本专利申请第2003-372323号和日本专利申请第2004-115048号。
以下，根据附图详细说明本发明的实施方式。
(实施方式1)
本实施方式1的半导体集成电路器件，例如是形成了LCD(LiquidCrystal Display：液晶显示器)驱动电路的芯片。图1和图2分别是该芯片的主要部分剖视图，分别示出不同的剖面。
衬底WH，例如由p型的单晶Si(硅)构成，在其主面即器件形成面上，形成隔离部LOX来限定有源区La和虚设有源区Lb。隔离部LOX，例如由利用LOCOS(Local Oxidization of Silicon：硅的局部氧化)法形成的氧化硅膜构成。但是，也可以由沟型(SGI：ShallowGroove Isolation或STI：Shallow Trench Isolation：浅沟槽隔离)的隔离部LOX形成隔离部LOX。
在图1中示出的由焊盘PD1下层的衬底WH的隔离部LOX围出的有源区La，例如形成有pn结二极管D。该pn结二极管D，例如是用于防止静电破坏的保护二极管，由衬底WH的p型阱PWL与其上部的n型半导体区域NSA的pn结形成。在衬底WH的主面上，例如形成有由氧化硅膜构成的绝缘膜IS1。在其上形成有第1层布线M1。第1层布线M1，例如具有从下层起按顺序淀积钛、氮化钛、铝(或铝合金)和氮化钛的结构。该铝或铝合金等的膜是主布线材料，形成得最厚。第1层布线M1，通过在绝缘膜IS1上形成的平面圆形形状的多个接触孔CNT与n型半导体区域NSA、即pn结二极管D连接。第1层布线M1，利用例如由氧化硅膜构成的绝缘膜IS2覆盖。在该绝缘膜IS2上，形成有第2层布线M2。第2层布线M2的材料构成与上述第1层布线M1相同。第2层布线M2，通过在绝缘膜IS2上形成的平面圆形形状的多个通孔TH1与第1层布线M1电连接。第2层布线M2，利用例如由氧化硅膜构成的绝缘膜IS3覆盖。在该绝缘膜IS3上，形成有第3层布线M3。第3层布线M3，通过在绝缘膜IS3上形成的平面圆形形状的多个通孔TH2与第2层布线M2电连接。此外，第3层布线M3，其大半部分由保护表面用的绝缘膜IS4覆盖，而第3层布线M3的一部分从在绝缘膜IS4的一部分上形成的平面长方形形状的开口部OMA露出。从该开口部OMA露出的第3层布线M3部分成为焊盘PD1。保护表面用的绝缘膜IS4，例如由氧化硅膜的单体膜、具有在氧化硅膜上堆积了氮化硅膜的结构的层叠膜或具有在氧化硅膜上从下层起按顺序堆积了氮化硅膜和聚酰亚胺膜的结构的层叠膜构成。焊盘PD1，通过开口部OMA夹着凸形电极用基底膜UBM与凸形电极(凸起电极)BMP接合。凸形电极用基底膜UBM，是除了具有使凸形电极BMP与焊盘PD1或绝缘膜IS4的粘接性提高的功能外还具有抑制或防止凸形电极BMP的金属元素向第3层布线M3侧移动或第3层布线M3的金属元素相反地向凸形电极BMP侧移动的阻挡功能的膜，例如由具有在像钛或钛钨等那样的高熔点金属膜的单体膜或在钛膜上从下层起按顺序堆积镍膜和金膜的结构的层叠膜构成。在实施方式1中也如所说明的那样，凸形电极BMP例如由Au膜构成，并用电镀法形成。
如图1所示，通过形成在凸形电极BMP下面也配置布线和元件的结构，可以更有效地在芯片内配置布线和元件。因此，能使本实施方式的芯片小型化。
另一方面，在图2示出的虚设的焊盘PD2下层的衬底WH上，像上述那样形成有虚设有源区Lb，但在该虚设有源区Lb上并未形成元件。当然，也可以与其他的焊盘PD1同样地形成二极管和其他元件、或设置p型阱和n型阱等。该虚设的焊盘PD2下层的第2层布线M2和第1层布线M1通过多个通孔TH1电连接。焊盘PD2，由于是虚设的，不必将其下层的第2层布线M2和第1层布线M1电连接，但是，为了使与虚设的焊盘PD2接合的凸形电极BMP的顶部高度更接近于与焊盘PD1接合的凸形电极BMP的顶部高度，在焊盘PD2的下层也配置有多个通孔TH1。
接下来，说明该芯片的制造工序的一例。首先，在晶片状的衬底WH的主面上，例如用LOCOS法形成隔离部LOX，并在形成了有源区La和虚设有源区Lb后在由隔离部LOX围出的有源区La形成元件(例如高耐压MISFET和低耐压MISFET)。不在虚设的焊盘PD2下面的虚设有源区Lb形成元件。接着，用CVD(Chemical VaporDeposition：化学汽相淀积)法等在衬底WH的主面上淀积了绝缘膜IS1后，利用光刻技术和干法蚀刻技术在绝缘膜IS1的预定的部位上形成平面圆形形状的接触孔CNT。之后，在该绝缘膜IS1上，例如用溅射法等从下层起按顺序淀积氮化钛、钛膜、铝膜和氮化钛膜后，利用光刻技术和干法蚀刻技术使该层叠金属膜形成图案，从而形成第1层布线M1。接着，同样地在绝缘膜IS1上淀积绝缘膜IS2，并在绝缘膜IS2上形成通孔TH1，然后在该绝缘膜IS2上与第1层布线M1同样地形成第2层布线M2。接着，同样地在绝缘膜IS2上淀积绝缘膜IS3，并在绝缘膜IS3上形成通孔TH2，然后在该绝缘膜IS3上与第1层布线M1同样地形成第3层布线M3。之后，在绝缘膜IS3上淀积了表面保护用的绝缘膜IS4后，在绝缘膜IS4上，形成使第3层布线M3的一部分露出的开口部OMA，形成焊盘PD1、PD2。接着，在绝缘膜IS4上，用溅射法等淀积了例如由具有在像钛或钛钨等那样的高熔点金属膜的单体膜或钛膜上从下层起按顺序堆积了镍膜和金膜的结构的层叠膜构成的导体膜，然后形成在其上露出凸起形成区域并覆盖其余部分的光致抗蚀剂图案。
接着，形成例如由金构成的凸形电极BMP。如上所述，该凸形电极BMP，可以通过将利用光刻技术设置开口部的光致抗蚀剂图案作为掩模的电镀法形成Au膜而形成。
然后，将该光致抗蚀剂膜除去，进一步通过蚀刻将基底的导体膜除去，从而形成凸形电极用基底膜UBM。之后，将衬底WH切割为各个芯片。
使用本实施方式1的探针卡的探针检测，是对划分出上述多个芯片的晶片状的衬底WH进行的。另外，图3示出该芯片的平面和将其一部分放大后的图。
如图3所示，在芯片CHP的主面的周边部，配置有与LCD驱动电路电连接的多个焊盘(第1电极)PD3、PD4(凸形电极BMP)，沿图3中的芯片CHP的上侧的长边和两个短边排列的焊盘PD3为输出端子，沿芯片CHP的下侧的长边排列的焊盘PD4为输入端子。LCD驱动电路的输出端子数比输入端子数多，因此，为尽量地增大相邻的焊盘PD3的间隔，将焊盘PD3沿芯片CHP的上侧的长边和两个短边排成2列，沿芯片CHP的上侧的长边和两个短边将相邻列的焊盘PD3相互错开地排列。在本实施方式1中，配置相邻的焊盘PD3的节距LP，例如约为68μm。而且，在本实施方式1中，焊盘PD3为平面矩形，在与芯片CHP的外周相交(正交)的方向上延伸的长边的长度LA约为63μm，沿芯片CHP的外周延伸的短边的长度LB约为34μm。另外，由于配置相邻的焊盘PD3的节距LP约为68μm、焊盘PD3的短边的长度LB约为34μm，所以相邻的焊盘PD3的间隔约为34μm。
如上所述，焊盘PD3、PD4，例如为由Au(金)形成的凸形电极(凸起电极)，是用电解镀、非电解镀、蒸镀或溅射等方法在芯片CHP的输入输出端子(焊盘PD1(参照图1))上形成的。图4是焊盘PD3的立体图。焊盘PD3的高度LC约为15μm，焊盘PD4也具有相同的高度。
在本实施方式1中，上述探针检测，是在切割晶片状的衬底WH之前对各个芯片区域实施的。此外，以下在说明探针检测(焊盘PD3、PD4与探针接触的工序)时，在没有特别指明的情况下，芯片CHP表示对晶片进行切割之前的各芯片区域。
图5是表示上述芯片CHP与液晶板的连接方法的主要部分剖视图。如图5所示，液晶板，例如由在主面上形成了像素电极DE1、DE2的玻璃基板LS1、液晶层LCL和隔着液晶层LCL与玻璃基板LS1相对配置的玻璃基板LS2等形成。在本实施方式1中，能够例示出将芯片CHP面朝下键合以使焊盘PD3、PD4分别与这种液晶板的玻璃基板LS1的像素电极DE1、DE2连接而将芯片CHP连接到液晶板上的例子。
图6是本发明的实施方式1的探针卡(第1卡)的底面的主要部分俯视图，图7是沿图6中的A-A线的剖视图。
如图6和图7所示，本实施方式1的探针卡，例如由多层布线基板(第1布线基板)1、薄膜片(第1片)2和柱塞3等形成。薄膜片2由接触环4C和处理环(process ring)4P固定于多层布线基板1的底面，柱塞3安装在多层布线基板1的上表面。在多层布线基板1的中央部设置开口部，在该开口部内，薄膜片2与粘接环6粘接。
在薄膜片2的底面，例如形成四角锥形或四角截锥形的多个探针(接触端子)7。在薄膜片2内，形成与各探针7电连接并从各探针7延伸到薄膜片2的端部的多条布线(第2布线)。在多层布线基板1的底面，形成分别与该多条布线的端部电接触的多个接受部(图中省略)，该多个接受部，通过在多层布线基板1内形成的布线(第1布线)与设置在多层布线基板1的上表面的多个弹簧(POGO)座8电连接。该弹簧座8，具有接受将来自测试器的信号导入到探针卡的销的功能。
在本实施方式1中，薄膜片2，例如由以聚酰亚胺为主要成分的薄膜形成，具有柔软性。由柱塞3通过推压件(推出机构)9和弹性体9A从上面(背面)推压形成有探针7的区域(第1区域)的薄膜片2，通过将推压件9推出而拉伸薄膜片2，将各探针7的顶端的位置调整为与各自对应的焊盘PD3、PD4相对的位置。柱塞3由螺母11固定于壳体12，壳体12由螺母13固定于加重部件14。在柱塞3内，装有弹簧3A，利用该弹簧3A的弹性力通过压销3B向推压件9、弹性体9A和薄膜片2传递一定的推压力。在本实施方式1中，作为推压件9的材质，可以例示出42合金，作为弹性体9A，可以例示出硅片。
多层布线基板1和伸出环15，分别用螺栓16A、16B安装在联结部件17上，从而通过联结部件17相互连接。伸出环15，用于使薄膜片2中的形成有探针7的区域从多层布线基板1的底面伸出。另外，加重部件14和粘接环6由螺栓16C联结。而且，用螺栓16D将弹簧顶压部件18安装在伸出环15上，在弹簧顶压部件18和加重部件14(螺栓16C)之间设置有弹簧19(加压机构)。图中虽然省略，但该弹簧19例如在多层布线基板1的平面上配置在大约8个部位～12个部位。弹簧19的弹性力，当在探针检测中探针7与焊盘PD3、PD4接触而将探针卡向焊盘PD3、PD4压入时作用于加重部件14(螺栓16C)。这时，借助于螺母11、13和螺栓16C的固定，使加重部件14、推压件9、弹性体9A、粘接环6和柱塞3成为一体(加压机构)，因此，在弹簧19的弹性力的作用下，使这些成为一体的构件向焊盘PD3、PD4压下。其结果是，从柱塞3内的弹簧3A向薄膜片2传递的推压力，仅被用于拉伸薄膜片2。
此处，图8示出在使用将加重部件14固定于多层布线基板1而且没有安装弹簧19的探针卡的情况下使探针7与焊盘PD3、PD4(参照图3)接触后的探针7向焊盘PD3、PD4的压入量(以下，记为行程量)和施加在与探针7接触的所有焊盘PD3、PD4上的负载的关系。在这种情况下，对焊盘PD3、PD4的负载控制，只由柱塞3进行。在探针检测时，行程量约为0.1mm以下，但如图8所示，在使用没有安装弹簧19的探针卡的情况下，当行程量约为0.1mm以下时负载将随弹性体9A的弹性等变化，而且没有由柱塞3进行负载控制。而且，虽然通过选择具有适当的弹簧常数的弹簧3A也可以使柱塞3产生的加重约为1kgf，但是如上所述柱塞3还要用于将推压件9推出从而使薄膜片2从多层布线基板1的底面伸出，因此很难自由地选择弹簧常数小的弹簧3A。即，在行程量约为0.1mm以下的实际使用区域中，以低的负载使探针7与焊盘PD3、PD4接触是很困难的。
另一方面，当使用根据图6和图7说明过的本实施方式1的探针卡时，如上所述，从柱塞3内的弹簧3A向薄膜片2传递的推压力，仅用于薄膜片2的拉伸，因此，如图9所示，即使行程量约为0.1mm以下时也可以由弹簧19的强度进行负载控制。即，当使用本实施方式1的探针卡时，在行程量约为0.1mm以下的实际使用区域内能以低的负载使探针7与焊盘PD3、PD4接触，可以使每1个探针7上的负载不到3g。而且，当想要进行负载的增减时，通过配置具有所需的加重那样的弹簧常数的弹簧19，能以0.1g为单位实现。
按照如上所述的本实施方式1的探针卡，能以低的负载使探针7与焊盘PD3、PD4接触，因此，即使在芯片CHP(参照图3)具有在焊盘PD3、PD4下面也配置了布线和元件的结构(参照图1)的情况下，也可以防止在探针检测中因探针7与焊盘PD3、PD4接触时的负载而破坏该布线和元件。
另外，在芯片CHP中，当为使电路动作加快而使用了机械强度低、相对介电常数低的绝缘膜(例如SiOC等的相对介电常数约小于3.0的硅玻璃类的由CVD法形成的Low-k(低介电常数)绝缘膜或含碳的硅氧化物类的由CVD法形成的Low-k绝缘膜、以及不限于CVD法而以与这些绝缘膜类似的组成形成的多孔性的绝缘膜等)作为上层布线和下层布线之间的层间绝缘膜时，担心很容易在探针检测中由探针与焊盘PD3、PD4接触时的负载引起绝缘膜或电路的破坏，但通过使用本实施方式1的探针卡，能以低的负载使探针7与焊盘PD3、PD4接触，因此可以防止发生这样的故障。
另外，按照如上所述的本实施方式1的探针卡，能以低的负载使探针7与焊盘PD3、PD4接触，因此，可以大幅度地减小探针7与焊盘PD3、PD4接触时对探针7造成的损伤。
图10是将上述薄膜片2的底面的形成有探针7的区域的一部分放大后示出的主要部分俯视图，图11是沿图10中的B-B线的剖视图，图12是沿图10中的C-C线的剖视图。
上述探针7，是在薄膜片2中按平面六角形形成图案的金属膜21A、21B的一部分，是在金属膜21A、21B中的薄膜片2的底面按四角锥形或四角截锥形凸出的部分。探针7，在薄膜片2的主面上按照在上述芯片CHP上形成的焊盘PD3、PD4的位置进行配置，在图10中示出与焊盘PD3对应的探针7的配置。在这些探针7中，探针7A与排成2列的焊盘PD3中的相对靠近芯片CHP的外周的排列(以下，记为第1列)的焊盘PD3相对应，探针7B与排成2列的焊盘PD3中的离芯片CHP的外周相对远的排列(以下，记为第2列)的焊盘PD3相对应。位于最接近的位置的探针7A和探针7B之间的距离，由图10中标出的图面的左右方向的距离LX和上下方向的距离LY规定，距离LX为配置上述相邻的焊盘PD3的节距LP的一半，约为34μm。另外，在本实施方式1中，距离LY，约为93μm。而且，如图13所示，从聚酰亚胺膜22的表面到探针7A、7B的顶端的高度LZ(针高)均为50μm以下(即使增大也应在90μm以下)、进一步最好均在30μm以下。
金属膜21A、21B，例如从下层起依次层叠铑膜和镍膜而形成。在金属膜21A、21B上形成聚酰亚胺膜22，在聚酰亚胺膜22上形成与各金属膜21电连接的布线(第2布线)23。布线23，在形成于聚酰亚胺膜22上的通孔24的底部与金属膜21A、21B接触。而且，在聚酰亚胺膜22和布线23上，形成有聚酰亚胺膜25。
如上所述，金属膜21A、21B的一部分为按四角锥形或四角截锥形形成的探针7A、7B，在聚酰亚胺膜22上形成通到金属膜21A、21B的通孔24。因此，如将形成有探针7A的金属膜21A和通孔24的平面图案和形成有探针7B的金属膜21B和通孔24的平面图案以相同的方向配置，担心会发生使相邻的金属膜21A和金属膜21B接触因而不能从探针7A、7B得到各自独立的输入输出的故障。因此，在本实施方式1中，如图10所示，形成有探针7B的金属膜21B和通孔24的平面图案，是将形成有探针7A的金属膜21A和通孔24的平面图案旋转了180°的图案。由此，不将在平面上配置了探针7A和通孔24的金属膜21A的宽幅的区域和在平面上配置了探针7B和通孔24的金属膜21B的宽幅的区域配置在图面的左右方向的直线上，而是将金属膜21A和金属膜21B的平面正锥形的区域配置在图面的左右方向的直线上。其结果是，能够防止发生相邻的金属膜21A和金属膜21B接触的故障，而且，即使以窄节距配置焊盘PD3，也可以将探针7A、7B配置在与其对应的位置上。
在本实施方式1中，用图3说明了将焊盘PD3排成2列的情况，但也存在着如图14所示排成1列的芯片。对于这种芯片，如图15所示，能够通过使用将上述金属膜21A的宽幅的区域配置在图面的左右方向的直线上的薄膜片2来应对。另外，在像这样将焊盘PD3排成1列、例如在与芯片CHP的外周相交(正交)的方向上延伸的长边的长度约为140μm，沿芯片CHP的外周延伸的短边的长度LB约为19μm、相邻的焊盘PD3的配置节距LP约为34μm、相邻的焊盘PD3的间隔约为15μm的情况下，能够使长边与图3中示出的焊盘PD3相比约为2倍以上，使短边方向上的焊盘PD3的中心位置与图3中示出的焊盘PD3的中心位置一致，因此可以使用由图10～图12说明过的薄膜片2，使探针7A、7B分别在图16中示出的位置POS1、POS2与焊盘PD3接触。
另外，当焊盘PD3的个数更多时，有时也排成3列以上。图17是与排成3列的焊盘PD3对应的薄膜片2的主要部分俯视图，图18是与排成4列的焊盘PD3对应的薄膜片2的主要部分俯视图。如果芯片CHP的尺寸相同，则用图10说明过的距离LX将随焊盘PD3的排列数增加而变得更窄，所以进而担心包括上述金属膜21A、21B的金属膜相接触。因此，如图17和图18所示，通过将金属膜21A、21B、21C、21D取为例如使图10中示出的金属膜21A的平面图案旋转了45°的图案，可防止发生金属膜21A、21B、21C、21D相互接触的故障。另外，此处说明了使图10中示出的金属膜21A的平面图案旋转了45°的例子，但并不限定于45°，只要能够防止金属膜21A、21B、21C、21D的相互接触，也可以是其他的旋转角度。此外，在金属膜21C上，形成有与配置在比探针7B所对应的焊盘PD3更为靠近芯片CHP内的内侧的焊盘PD3对应的探针7C，在金属膜21D上，形成有与配置在比探针7C所对应的焊盘PD3更为靠近芯片CHP内的内侧的焊盘PD3对应的探针7D。
此处，图19是沿图18中的D-D线的主要部分剖视图，图20是沿图18中的E-E线的主要部分剖视图。如图18所示，在配置了具有与4列的焊盘PD3对应的探针7A～7D的金属膜21A～21D的情况下，很难在同一个布线层形成自上层起与金属膜21A～21D分别电连接的所有布线。其原因是，由于上述距离LX变窄，产生了使各金属膜21A～21D相互接触的可能性，同时产生了使与金属膜21A～21D电连接的布线也相互接触的可能性。
因此，在本实施方式1中，可以例示出如图19和图20所示由2层的布线层(布线23、26)形成这些布线。此外，在布线26和聚酰亚胺膜25上，形成有聚酰亚胺膜27。相对地靠下层的布线23在形成于聚酰亚胺膜22上的通孔24的底部与金属膜21A、21C接触，相对地靠上层的布线26在形成于聚酰亚胺膜22、25上的通孔28的底部与金属膜21B、21D接触。由此，在同一个布线层上，可以确保加大相邻的布线23或布线26的间隔，因此，能够防止发生使相邻的布线23或布线26相接触的故障。而且，当使焊盘PD3为5列以上、使与其对应的探针数增加因而使上述距离LX变得狭窄时，也可以通过形成更多层的布线层来扩大布线间隔。
以下，用图21～图27与其制造工序一起说明本实施方式1的薄膜片2的结构。图21～图27，是具有与用图10～图12说明过的2列的焊盘PD3(参照图3)对应的探针7A、7B的薄膜片2的制造工序中的主要部分剖视图。
首先，如图21所示，准备由厚0.2mm～0.6mm左右的硅构成的晶片31，用热氧化法在该晶片31的两面形成膜厚0.5μm左右的氧化硅膜32。接着，将光致抗蚀剂膜作为掩模对晶片31的主面侧的氧化硅膜32进行蚀刻，在晶片31的主面侧的氧化硅膜32上形成通到晶片31的开口部。然后，将剩下的氧化硅膜32作为掩模，使用强碱水溶液(例如氢氧化钾水溶液)对晶片31进行各向异性蚀刻，从而在晶片31的主面上形成由(111)面围出的四角锥形或四角截锥形的孔33。
接着，如图22所示，通过采用氢氟酸和氟化铵的混合液的湿法蚀刻将形成上述孔33时用作掩模的氧化硅膜32除去。接着，通过对晶片31进行热氧化处理，在包括孔33的内部的晶片31的整个表面上形成膜厚0.5μm左右的氧化硅膜34。然后，在包括孔33的内部的晶片31的主面上形成导电性膜35。该导电性膜35，例如可以通过用溅射法或蒸镀法依次淀积膜厚0.1μm左右的铬膜和膜厚1μm左右的铜膜而形成。接着，在导电性膜35上形成光致抗蚀剂膜，并用光刻技术将要在后面的工序中形成金属膜21A、21B(参照图10～图12)的区域的光致抗蚀剂膜除去，形成开口部。
然后，用以导电性膜35为电极的电解镀法，在上述光致抗蚀剂膜的开口部的底部显露出的导电性膜35上依次淀积硬度高的导电性膜37和导电性膜38。在本实施方式1中，可以例示出取导电性膜37为铑膜、取导电性膜38为镍膜。通过到此为止的工序，可以由导电性膜37、38形成上述金属膜21A、21B。而且，孔33内的导电性膜37、38为上述探针7A、7B。此外，导电性膜35，在后面的工序中被除去，该工序将在后文中说明。
在金属膜21A、21B上，当在后面的工序中形成了上述探针7A、7B时，由铑膜形成的导电性膜37成为表面，导致导电性膜37与焊盘PD3直接接触。因此，作为导电性膜37，最好选择硬度高、且耐磨耗性优良的材质。而且，由于导电性膜37与焊盘PD3直接接触，当由探针7A、7B削掉的焊盘PD3的碎屑附着在导电性膜37上时，必需有将该碎屑除去的清洁工序，因而有可能使探针检测工序拖长。因此，作为导电性膜37最好选择使形成焊盘PD3的材料难于附着的材质。所以，在本实施方式1中，选择满足这些条件的铑膜作为导电性膜37。由此，可以将该清洁工序省去。
接着，在将用于形成金属膜21A、21B(导电性膜37、38)的光致抗蚀剂膜除去后，如图23所示，覆盖金属膜21A、21B和导电性膜35地形成聚酰亚胺膜22(也可参照图11和图12)。接着，在该聚酰亚胺膜22上形成通到金属膜21A、21B的上述通孔24。该通孔24，通过利用激光的钻孔加工或将铝膜作为掩模的干法蚀刻形成。
下一步，如图24所示，在包括通孔24的内部的聚酰亚胺膜22上形成导电性膜42。该导电性膜42，例如可以通过用溅射法或蒸镀法依次淀积膜厚0.1μm左右的铬膜和膜厚1μm左右的铜膜而形成。接着，在导电性膜42上形成光致抗蚀剂膜后，用光刻技术将该光致抗蚀剂膜形成图案，在光致抗蚀剂膜上形成通到导电性膜42的开口部。然后，用电镀法在该开口部内的导电性膜42上形成导电性膜43。在本实施方式1中，作为导电性膜43可以例示出铜膜、或从下层起依次淀积铜膜和镍膜的层叠膜。
之后，在将上述光致抗蚀剂膜除去后，将导电性膜43作为掩模对导电性膜42进行蚀刻，由此形成由导电性膜42、43构成的布线23。布线23，可以在通孔24的底部与金属膜21A、21B电连接。接着，如图25所示，在晶片31的主面上形成上述聚酰亚胺膜25。
接着，如图26所示，例如通过采用氢氟酸和氟化铵的混合液的蚀刻将晶片31的背面的氧化硅膜34除去。接着，通过使用了强碱水溶液(例如氢氧化钾水溶液)的蚀刻，将作为用于形成薄膜片2的型材的晶片31除去，制成本实施方式1的薄膜片2。然后，通过蚀刻依次将氧化硅膜34和导电性膜35除去。这时，氧化硅膜34用氢氟酸或氟化铵的混合液进行蚀刻，对导电性膜35所含有的铬膜用高锰酸钾水溶液进行蚀刻，对导电性膜35所含有的铜膜用碱性铜蚀刻液进行蚀刻。通过到此为止的工序，使作为形成探针7A、7B的导电性膜37(参照图22)的铑膜呈现在探针7A、7B的表面。如上所述，对于在表面上形成有铑膜的探针7A、7B，作为与探针7A、7B接触的焊盘PD3的材料的Au等很难附着，硬度比Ni高、且难于被氧化，因而可以使接触电阻稳定。
可是，用图7说明过的推压件9和弹性体9A，也可以粘贴在制造中的薄膜片2上。如图27所示，在形成聚酰亚胺膜25后，用环氧树脂类的树脂制粘接剂依次将弹性体9A和推压件9粘贴在聚酰亚胺膜25的表面上。之后通过用图26说明过的工序制造薄膜片2(参照图28)。这样，在将推压件9和弹性体9A粘贴在制造中的薄膜片2上时，由于推压件9用线性膨胀系数与形成芯片CHP的硅接近的42合金形成，通过预先将各探针7形成为处于与对应的焊盘PD3、PD4彼此相对的位置，能够省略在将薄膜片2安装在探针卡上时通过使推压件9推出而拉伸薄膜片2来将各探针7的顶端的位置调整为分别与焊盘PD3、PD4相对的位置的工序。
(实施方式2)
本实施方式2，是将在上述实施方式1中说明过的薄膜片2(参照图7)取为另一种结构的方式。
本实施方式2的薄膜片2的制造工序，到上述实施方式1中用图21～图25图说明过的工序为止是同样的。之后，如图29所示，在聚酰亚胺膜25的上表面粘接金属片45。这时，聚酰亚胺膜25，起着金属片45的粘接层的作用。作为该金属片45，选用线性膨胀系数低、且与由硅形成的晶片31的线性膨胀系数接近的材质，在本实施方式2中，例如，可以例示出42合金(为镍42％、铁58％的合金，线性膨胀系数4ppm/℃)或殷钢(为镍36％、铁64％的合金，线性膨胀系数1.5ppm/℃)。另外，也可以代替使用金属片45而形成材质与晶片31相同的硅膜，还可以是具有与硅大致相同的线性膨胀系数的材质，例如铁、镍和钴的合金、或陶瓷和树脂的混合材料。为粘接这种金属片45，可以通过加热加压压接实现，即，在晶片31的主面上进行对位使之重合，一边以10～200kgf/cm2的程度进行加压一边以聚酰亚胺膜25的玻璃化转变点温度以上的温度进行加热。
通过用聚酰亚胺膜25粘接这种金属片45，能够谋求提高所形成的薄膜片2的强度。而在没有粘接金属片45的情况下，由于探针检测时的温度所引起的薄膜片2和作为检测对象的晶片的膨胀或收缩，探针7A、7B与所对应的焊盘PD3的相对位置将产生偏移，担心会发生探针7A、7B和所对应的焊盘PD3不能接触的故障。另一方面，按照本实施方式2，由于粘接了金属片45，能够使探针检测时的温度所引起的薄膜片2和作为检测对象的晶片的膨胀量或收缩量一致。因此，能够防止探针7A、7B和所对应的焊盘PD3的相对位置产生偏移。即，探针7A、7B和所对应的焊盘PD3始终能够保持电接触而与探针检测时的温度无关。而且，可以确保薄膜片2和作为检测对象的晶片的相对的位置精度。
然后，将用光刻技术形成图案后的光致抗蚀剂膜作为掩模对金属片45进行蚀刻，在探针7A、7B上的金属片45上形成开口部46，并在平面上在金属膜21A之间或金属膜21B之间的区域内的金属片45上形成开口部47。在本实施方式2中，该蚀刻，可以是使用了氯化铁溶液的喷雾蚀刻。
接着，在将上述光致抗蚀剂膜除去后，如图30所示，在开口部46内，形成弹性体48。这时，弹性体48形成为在开口部46的上部露出预定量。在本实施方式2中，作为形成弹性体48的方法，可以例示出在开口部46内印刷或点胶涂敷弹性树脂的方法、或设置硅片的方法。弹性体48，可以缓和多个探针7A、7B的顶端与焊盘PD3接触时的冲击，同时通过局部的变形吸收各个探针7A、7B的顶端的高度偏差，并通过模拟了焊盘PD3的高度偏差的均匀的陷入实现探针7A、7B的顶端与焊盘PD3的接触。
接着，如图31所示，与在上述实施方式1中用图26说明过的工序同样地将2层的氧化硅膜34、晶片31和导电性膜35除去。
然后，如图32所示，将开口部47下面的聚酰亚胺膜25、22除去，形成开口部49。该开口部49，可以通过利用激光的钻孔加工或将金属片45和弹性体48作为掩模的干法蚀刻形成。之后，如图33所示，在弹性体48上粘接在上述实施方式1中也说明过的推压件9，制成本实施方式2的薄膜片2。
按照上述工序制成的本实施方式2的薄膜片2，通过粘接金属片45而提高了刚性。另外，如图34所示，当在作为检测对象的晶片(芯片CHP)上产生翘曲时，在焊盘PD3的高度和焊盘PD4的高度之间产生差值S。因此，当产生这种差值S时，担心会发生探针7A、7B不能与高度相对较低的焊盘PD4接触的故障。但是，由于在金属膜21A间(金属膜21B间)形成有开口部49，薄膜片2在开口部49的刚性降低。因此，如果在探针检测时通过推压件9施加压力，则在弹性体48的弹性变形的范围内使得薄膜片2在开口部49具有高度差。其结果是，由于能够使薄膜片2产生消除上述差值S的高度差，因此能够使所有的探针7A、7B与焊盘PD3、PD4可靠地接触。
另外，如图35所示，当在作为检测对象的晶片(芯片CHP)的主面上附着了异物DST这样的时候，如在薄膜片2上没有设置上述开口部49，则当要使探针7A、7B与焊盘PD3、PD4接触时薄膜片2将触及异物DST，因而担心会发生探针7A、7B不能与焊盘PD3、PD4接触的故障。而且，也担心由于薄膜片2触及异物DST而使薄膜片2变形，特别是，当异物DST存在于探针7A、7B的近旁时，还担心会发生使探针7A、7B陷入到薄膜片2内部的故障。但是，由于设有上述开口部49，能够使异物DST在平面上位于开口部49内，因此可以减低发生这些故障的概率。
此处，说明上述开口部49的平面图案。图36、图38、图40、图42和图44是薄膜片2的底面的主要部分俯视图，图37、图39、图41、图43和图45分别为沿图36、图38、图40、图42和图44中的F-F线的主要部分剖视图。
在本实施方式2中，作为开口部49的平面图案，首先，可以例示出如图36所示的矩形图案。当因采用这样的矩形图案而使薄膜片2的刚性过低时，也可以采用如图38所示在平面矩形的开口部49的对角线上按梁状留下聚酰亚胺膜22、25和金属片45的结构。由此，能够保证薄膜片2所需的刚性。另外，也可以采用如图40所示将如图38所示的开口部49的图案加工成缝隙状并留下上述的梁状的聚酰亚胺膜22、25和金属片45的结构。由此，也能够保证薄膜片2所需的刚性。这种缝隙状的开口部49，如通过如用图32所说明的利用激光的钻孔加工形成，可以缩短加工所需的时间。另外，当用图6和图7说明过的粘接环6和推压件9为平面圆形时，也可以如图42所示使开口部49为平面圆形的图案。当粘接环6和推压件9为平面圆形时，如开口部49为平面矩形的图案，则担心无用的力会在矩形图案的角部等集中，但通过采用平面圆形的图案，可以防止这种无用的力的集中。另外，像用图3说明过的那样，作为检测对象的芯片CHP，是在平面上具有短边和长边的矩形，因此，也可以采用如图44所示以具有短边和长边的平面矩形的图案形成开口部49并在该图案内按沿短边的方向延伸的多个梁状留下聚酰亚胺膜22、25和金属片45的结构。由此，能够保证薄膜片2所需的刚性。
按照如上所述的本实施方式2，也能取得与上述实施方式1相同的效果。
(实施方式3)
图46是表示形成了本实施方式3的半导体集成电路器件的芯片的主要部分剖视图，图面左侧的剖面表示形成了层叠布线的区域，图面右侧的剖面表示形成了键合焊盘(以下简记为焊盘)的区域。
例如在由p型的单晶Si(硅)构成的衬底81的主面上形成有p型阱82，在p型阱的元件隔离区域形成有元件隔离沟83。元件隔离沟83，具有在对衬底81进行蚀刻而形成的沟内埋入氧化硅等的绝缘膜84的结构。
n沟道型MISFETQn，主要由栅极绝缘膜85、栅极电极86和LDD(Lightly Doped Drain：轻掺杂漏极)结构的n型半导体区域(源极、漏极)87构成。栅极电极86，例如，由层叠了掺杂P(磷)的低电阻多晶硅膜、WN(氮化钨)膜和W(钨)膜的3层的导电性膜形成。
在n沟道型MISFET的上部，形成有氧化硅膜89。在该氧化硅膜89上形成有通到n沟道型MISFETQn的n型半导体区域(源极、漏极)87的接触孔，在该接触孔的内部，例如埋入由势垒金属(TiN/Ti)和W膜的层叠膜构成的插塞90。
在氧化硅膜89上，形成有第1层布线91。该布线91，例如由包括作为主成分含有Al的膜厚较厚的Al合金膜(例如含有Cu(铜)和Si)、和将该Al合金膜夹在中间的膜厚较薄的Ti膜和TiN膜的3层的导线性膜形成。而且，布线91，通过上述插塞90与n沟道型MISFETQn的n型半导体区域(源极、漏极)87中的一个电连接。
在布线91的上部，形成有氧化硅膜92。在该氧化硅膜92上形成有通到布线91的接触孔，在该接触孔的内部，埋入与上述插塞90同样地由势垒金属(TiN/Ti)和W膜的层叠膜构成的插塞93。
在氧化硅膜92上，形成有结构与布线91相同的第2层布线94。该布线94，通过上述插塞93与布线91电连接。
在布线94上，形成有氧化硅膜95。在该氧化硅膜95上形成有通到布线94的接触孔96，在其内部，埋入与上述插塞90、93同样地由势垒金属(TiN/Ti)和W膜的层叠膜构成的插塞97。
在氧化硅膜95上，形成有结构与布线91、94相同的第3层布线98A、98B。配置在形成了层叠布线的区域内的布线98A，通过插塞97与布线94电连接。而布线98B配置在形成了焊盘的区域。
在布线98上，层叠着在等离子体中形成的氧化硅膜99、100。在形成了层叠布线的区域内，在氧化硅膜99、100上形成有通到布线98A的接触孔101A，在其内部，埋入与上述插塞90、93、97同样地由膜厚较薄的势垒金属(TiN/Ti)和膜厚较厚的W膜的层叠膜构成的插塞102A。另一方面，在形成了焊盘的区域内，在氧化硅膜99、100上形成通到布线98B的接触孔101B，在其内部埋入由势垒金属(TiN/Ti)和W膜的层叠膜构成的插塞102B。
在形成了层叠布线的区域内，在氧化硅膜100上形成有第4层布线103。另外，在插塞102B的上部，形成有焊盘(焊盘电极)BP。
上述布线103，由包括膜厚较厚的Al合金膜和将该Al合金膜夹在中间的膜厚较薄的Ti膜和TiN膜的3层的导线性膜形成。该布线103，通过上述插塞102A与布线98A电连接。而且，焊盘BP，用与3层的导线性膜所构成的上述布线103在同一工序中形成的布线形成。
在第4层布线103和焊盘BP的上部，形成有例如由层叠了氧化硅膜104A和氮化硅膜104B的2层的绝缘膜构成的表面保护膜104。而且，在焊盘BP的上部，在该表面保护膜104上形成有通到焊盘BP的开口部105。
本实施方式3的芯片，用键合导线(图示省略)安装。对这样的芯片也可以用在上述实施方式1、2中说明过的探针卡实施探针检测。这时，上述实施方式1、2中说明过的探针7(参照图7)接触的是焊盘BP。在探针检测结束后，将衬底81分割为各个芯片，通过将键合导线与焊盘BP和安装衬底(图示省略)连接来将芯片安装在安装衬底上。
按照如上所述的本实施方式3，也能取得与上述实施方式1、2相同的效果。
以上，根据实施方式具体地说明了由本发明人所进行的发明，但本发明并不限定于上述实施方式，在不脱离本发明的主旨的范围内可以进行各种变更。
例如，在上述实施方式中，说明了使在薄膜片上形成的探针与凸形电极接触而实施探针检测的情况，但也可以在形成凸形电极之前使探针与配置在凸形电极下面的焊盘接触来实施探针检测。
(工业上的可利用性)
本发明的半导体集成电路器件的制造方法，例如可以广泛地应用于半导体集成电路器件的制造工序中的探针检测工序。

Claims (12)

1.一种半导体集成电路器件的制造方法，包括以下工序：
(a)准备半导体晶片的工序，其中，上述半导体晶片被划分为多个芯片区域，在上述多个芯片区域的每一个中形成了半导体集成电路，在主面上形成了与上述半导体集成电路电连接的多个第一电极；
(b)准备第一卡的工序，其中，上述第一卡包括：形成了第一布线的第一布线基板；被保持在上述第一布线基板上的第一片，该第一片形成有用于与上述多个第一电极接触的多个接触端子和与上述多个接触端子电连接的第二布线且上述第二布线与上述第一布线电连接并且上述多个接触端子的顶端与上述半导体晶片的主面相对；将上述第一片中形成了上述多个接触端子的第一区域与上述第一布线基板隔开地保持的粘接环；将上述第一片中的上述第一区域从背面侧推出的推出机构；以及控制使上述多个接触端子的上述顶端与上述多个第一电极接触时的接触加压量的加压机构；
(c)使上述多个接触端子的上述顶端与上述多个第一电极接触来进行上述半导体集成电路的电检测的工序，
此处，上述推出机构产生的上述第一区域的推出量和上述加压机构产生的上述接触加压量，被分别独立地进行控制。
2.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述接触端子的顶端，由上述粘接环推出。
3.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
在上述(c)工序时，施加于1个上述接触端子的负载小于3g。
4.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
在上述半导体晶片的上述主面上，形成有介电常数比SiO2低的绝缘膜。
5.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述半导体集成电路，配置在上述第一电极的下面。
6.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述第一电极，是以金为主成分的凸起电极或以铝为主成分的焊盘电极。
7.一种半导体集成电路器件的制造方法，包括以下工序：
(a)准备半导体晶片的工序，其中，上述半导体晶片被划分为多个芯片区域，在上述多个芯片区域的每1个中形成了半导体集成电路，在主面上形成了与上述半导体集成电路电连接的多个第一电极；
(b)准备第一卡的工序，其中，上述第一卡包括：形成了第一布线的第一布线基板；被保持在上述第一布线基板上的第一片，该第一片形成有用于与上述多个第一电极接触的多个接触端子和与上述多个接触端子电连接的第二布线且上述第二布线与上述第一布线电连接并且上述多个接触端子的顶端与上述半导体晶片的主面相对；将上述第一片中形成了上述多个接触端子的第一区域与上述第一布线基板隔开地保持的粘接环；将上述第一片中的上述第一区域从背面侧推出的推出机构；以及控制使上述多个接触端子的上述顶端与上述多个第一电极接触时的接触加压量的加压机构；
(c)使上述多个接触端子的上述顶端与上述多个第一电极接触来进行上述半导体集成电路的电检测的工序。
此处，上述推出机构，粘贴在上述第一片的上述第一区域的上述背面侧，
上述推出机构产生的上述第一区域的推出量和上述加压机构产生的上述接触加压量，被分别独立地进行控制。
8.根据权利要求7所述的半导体集成电路器件的制造方法，其特征在于：
上述接触端子的顶端，由上述粘接环推出。
9.根据权利要求7所述的半导体集成电路器件的制造方法，其特征在于：
在上述(c)工序时，施加于一个上述接触端子的负载小于3g。
10.根据权利要求7所述的半导体集成电路器件的制造方法，其特征在于：
在上述半导体晶片的上述主面上，形成有介电常数比SiO2低的绝缘膜。
11.根据权利要求8所述的半导体集成电路器件的制造方法，其特征在于：
上述半导体集成电路，配置在上述第一电极的下面。
12.根据权利要求9所述的半导体集成电路器件的制造方法，其特征在于：
上述第一电极，是以金为主成分的凸起电极或以铝为主成分的焊盘电极。
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