KR20070108533A

KR20070108533A - 반도체 집적회로 장치의 제조 방법

Info

Publication number: KR20070108533A
Application number: KR1020077019824A
Authority: KR
Inventors: 아끼오 하세베; 히데유끼 마쯔모또; 신고 요리사끼; 야스히로 모또야마; 마사요시 오까모또; 야스노리 나리즈까; 나오끼 오까모또
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2007-08-30
Filing date: 2005-03-11
Publication date: 2007-11-12

Abstract

프로브 검사시에 있어서, 칩 내에 형성된 회로를 파괴하지 않고서 탐침을 테스트 패드에 접촉시키기 위해서, 너트(11, 13) 및 볼트(16C)에 의한 고정에 의해, 가중 지그(14), 누름구(9), 엘라스토머(9A), 접착링(6) 및 플랜저(3)를 일체로 하고, 스프링 누름 지그(18)와 가중 지그(14) 사이에 설치된 스프링(19)의 탄성력이 이들 일체로 된 부재를 패드(PD3, PD4)를 향해 눌러 내리게 작용하도록 하고, 플랜저(3) 내의 스프링(3A)으로부터 박막 시트(2)에 전해지는 누름력은, 박막 시트(2)의 늘임에만 이용되도록 한다.

프로브, 탐침, 테스트 패드, 플랜저, 박막 시트

Description

반도체 집적회로 장치의 제조 방법 {METHOD FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은, 반도체 집적회로 장치의 제조 기술에 관한 것으로, 특히, 반도체 집적회로 장치의 전극 패드에 프로브 카드의 탐침을 눌러 닿게 해서 행하는 반도체 집적회로의 전기적 검사에 적용하기에 유효한 기술에 관한 것이다.

일본 특허 공개 평8-220138호 공보(특허 문헌 1)에는, 반도체 소자의 전기 특성의 측정에 있어서, 축으로부터의 하중과 박막의 장력에 기인하는 누름판의 휘어짐을 방지하여, 반도체 소자와의 양호한 콘택트를 얻는 프로브 카드가 개시되어 있다.

또한, 일본 특허 공개 평9-43276호 공보(특허 문헌 2)에는, 넓은 면적에 걸쳐서 전극 패드에 접촉자를 콘택트시키는 경우에도, 모든 접촉자의 접촉점에 대해서 대략 균등하게 압력을 가할 수 있는 프로브 카드 디바이스가 개시되어 있다.

특허 문헌 1 : 일본 특허 공개 평8-220138호 공보

특허 문헌 2 : 일본 특허 공개 평9-43276호 공보

[기술적 과제]

반도체 집적회로 장치의 검사 기술로서 프로브 검사가 있다. 이 프로브 검사는, 소정 기능대로 동작하는지의 여부를 확인하는 기능 테스트나, DC 동작 특성 및 AC 동작 특성의 테스트를 행하여 양품/불량품을 판별하는 테스트 등을 포함한다.

근년, 반도체 집적회로 장치의 다기능화가 진행되어, 1개의 반도체 칩(이하, 단순히 칩이라고 적는다)에 복수의 회로를 만들어 넣는 것이 진행되고 있다. 또한, 반도체 집적회로 장치의 제조 코스트를 저감하기 위해서, 반도체 소자 및 배선을 미세화하여, 반도체 칩(이하, 단순히 칩이라고 적는다)의 면적을 작게 하고, 웨이퍼 1매당의 취득 칩수를 증가시키는 것이 진행되고 있다. 그 때문에, 테스트 패드(본딩 패드)수가 증가할 뿐만 아니라, 테스트 패드 밑에도 회로를 배치하는 것이 검토되고 있다. 그 때문에, 탐침이 테스트 패드에 접촉했을 때의 충격으로 회로가 파괴되어 버릴 우려가 있다.

또한, 회로 동작을 빠르게 하기 위해서 상층 배선과 하층 배선 사이의 층간 절연막으로서 기계적 강도가 낮고 비유전률이 낮은 절연막을 이용하는 것이 검토되고 있다. 이러한 비유전률이 낮은 절연막을 층간 절연막으로서 이용한 경우에는, 탐침이 테스트 패드에 접촉했을 때의 충격이 한층 더 회로에 전해지기 쉬워져서, 회로 파괴를 일으키기 쉬워져 버리는 과제가 있다.

본원에 개시된 하나의 대표적인 발명의 다른 목적은, 프로브 검사시에 있어서, 칩 내에 형성된 회로를 파괴하지 않고서 탐침을 테스트 패드에 접촉시키는 기술을 제공하는 것에 있다.

[기술적 해결방법]

본원에 있어서 개시되는 발명 중, 하나의 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.

본 발명에 의한 반도체 집적회로 장치의 제조 방법은, 이하의 공정을 포함한다.

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적회로가 형성되고, 주면 상에 있어서 상기 반도체 집적회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정과,

(b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속해서 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향해서 상기 제1 배선 기판에 보유된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 상기 제1 배선 기판으로부터 이격해서 보유하는 접착링과, 상기 제1 시트 중 상기 제1 영역을 이면측으로부터 압출하는 압출 기구와, 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시킬 때의 콘택트 가압량을 제어하는 가압 기구를 가지는 제1 카드를 준비하는 공정과,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적회로의 전기적 검사를 행하는 공정.

여기서, 상기 압출 기구에 의한 상기 제1 영역의 압출량과 상기 가압 기구에 의한 상기 콘택트 가압량은, 각각 독립적으로 제어된다.

또한, 본 발명에 의한 반도체 집적회로 장치의 제조 방법은, 이하의 공정을 포함한다.

여기서, 상기 압출 기구는, 상기 제1 시트의 상기 제1 영역의 상기 이면측에 첩부되고,

상기 압출 기구에 의한 상기 제1 영역의 압출량과 상기 가압 기구에 의한 상기 콘택트 가압량은, 각각 독립적으로 제어된다.

또한, 본원에 개시된 그 외의 개요를 항으로 나누어 간단하게 설명한다고 하면, 이하와 같다.

1. 제1 배선이 형성된 제1 배선 기판과,

반도체 웨이퍼의 주면에 형성된 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속해서 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향해서 상기 제1 배선 기판에 보유된 제1 시트와,

상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 상기 제1 배선 기판으로부터 이격해서 보유하는 접착링과,

상기 제1 시트 중 상기 제1 영역을 이면측으로부터 압출하는 압출 기구와,

상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시킬 때의 콘택트 가압량을 제어하는 가압 기구를 가지고,

상기 압출 기구에 의한 상기 제1 영역의 압출량과 상기 가압 기구에 의한 상기 콘택트 가압량은, 각각 독립적으로 제어되는 프로브 카드.

2. 제1 배선이 형성된 제1 배선 기판과,

상기 압출 기구는, 상기 제1 시트의 상기 제1 영역의 상기 이면측에 첩부되고, 상기 압출 기구에 의한 상기 제1 영역의 압출량과 상기 가압 기구에 의한 상기 콘택트 가압량은, 각각 독립적으로 제어되는 프로브 카드.

[발명의 효과]

본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.

프로브 검사시에 있어서, 칩 내에 형성된 회로를 파괴하지 않고서 탐침(프로브)을 테스트 패드에 접촉시킬 수 있다.

도1은 본 발명의 실시 형태 1인 반도체 집적회로 장치의 주요부 단면도이다.

도2는 본 발명의 실시 형태 1인 반도체 집적회로 장치의 주요부 단면도이다.

도3은 본 발명의 실시 형태 1인 프로브 카드를 이용해서 프로브 검사를 행하는 대상인 반도체 칩의 평면도이다.

도4는 도3에 도시한 반도체 칩에 형성된 패드의 사시도이다.

도5는 도4에 도시한 반도체 칩의 액정 패널에의 접속 방법을 도시하는 주요부 단면도이다.

도6은 본 발명의 실시 형태 1인 프로브 카드의 하면의 주요부 평면도이다.

도7은 도6의 A-A선에 따른 단면도이다.

도8은 본 발명의 실시 형태 1인 프로브 카드와 비교한 프로브 카드를 이용한 경우에 있어서의 스트로크량과 하중의 관계를 도시한 설명도이다.

도9는 본 발명의 실시 형태 1인 프로브 카드를 이용한 경우에 있어서의 스트로크량과 하중의 관계를 도시한 설명도이다.

도10은 본 발명의 실시 형태 1인 프로브 카드를 형성하는 박막 시트의 주요부 평면도이다.

도11은 도10의 B-B선에 따른 단면도이다.

도12는 도10의 C-C선에 따른 단면도이다.

도13은 본 발명의 실시 형태 1인 프로브 카드를 형성하는 박막 시트의 주요부를 확대해서 도시하는 단면도이다.

도14는 본 발명의 실시 형태 1인 프로브 카드를 이용해서 프로브 검사를 행하는 대상인 반도체 칩의 평면도이다.

도15는 본 발명의 실시 형태 1인 프로브 카드를 형성하는 박막 시트의 주요부 평면도이다.

도16은 본 발명의 실시 형태 1인 프로브 카드를 이용해서 프로브 검사를 행 하는 대상인 반도체 칩에 설치된 범프 전극상에서 프로브가 접촉하는 위치를 도시한 주요부 평면도이다.

도17은 본 발명의 실시 형태 1인 프로브 카드를 형성하는 박막 시트의 주요부 평면도이다.

도18은 본 발명의 실시 형태 1인 프로브 카드를 형성하는 박막 시트의 주요부 평면도이다.

도19는 도18의 D-D선에 따른 단면도이다.

도20은 도18의 E-E선에 따른 단면도이다.

도21은 본 발명의 실시 형태 1인 프로브 카드를 형성하는 박막 시트의 제조 공정을 설명하는 주요부 단면도이다.

도22는 도21에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도23은 도22에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도24는 도23에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도25는 도24에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도26은 도25에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도27은 본 발명의 실시 형태 1인 프로브 카드를 형성하는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도28은 도27에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도29는 본 발명의 실시 형태 2인 프로브 카드를 형성하는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도30은 도29에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도31은 도30에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도32는 도31에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도33은 도32에 계속되는 박막 시트의 제조 공정 중의 주요부 단면도이다.

도34는 본 발명의 실시 형태 2인 프로브 카드를 형성하는 박막 시트가 가지는 프로브와 반도체 칩의 패드의 접촉을 설명하는 주요부 단면도이다.

도35는 본 발명의 실시 형태 2인 프로브 카드를 형성하는 박막 시트가 가지는 프로브와 반도체 칩의 패드의 접촉을 설명하는 주요부 단면도이다.

도36은 본 발명의 실시 형태 2인 프로브 카드를 형성하는 박막 시트의 주요부 평면도이다.

도37은 도36의 F-F선에 따른 주요부 단면도이다.

도38은 본 발명의 실시 형태 2인 프로브 카드를 형성하는 박막 시트의 주요부 평면도이다.

도39는 도38의 F-F선에 따른 주요부 단면도이다.

도40은 본 발명의 실시 형태 2인 프로브 카드를 형성하는 박막 시트의 주요부 평면도이다.

도41은 도40의 F-F선에 따른 주요부 단면도이다.

도42는 본 발명의 실시 형태 2인 프로브 카드를 형성하는 박막 시트의 주요부 평면도이다.

도43은 도42의 F-F선에 따른 주요부 단면도이다.

도44는 본 발명의 실시 형태 2인 프로브 카드를 형성하는 박막 시트의 주요부 평면도이다.

도45는 도44의 F-F선에 따른 주요부 단면도이다.

도46은 본 발명의 실시 형태 3인 반도체 집적회로 장치의 제조 공정 중의 주요부 단면도이다.

[발명의 실시를 위한 최선의 형태]

본원 발명을 상세하게 설명하기 전에, 본원에 있어서의 용어의 의미를 설명하면 다음과 같다.

웨이퍼란, 집적회로의 제조에 이용하는 단결정 실리콘 기판(일반적으로 거의 평면 원형상), SOI(Silicon On Insulator) 기판, 사파이어 기판, 유리 기판, 그 외의 절연, 반절연 또는 반도체 기판 등 및 그들의 복합적 기판을 말한다. 또한, 본원에 있어서 반도체 집적회로 장치라고 할 때는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판상에 만들어지는 것 뿐만 아니라, 특히, 그렇지 않은 취지가 명시된 경우를 제외하고, TFT(Thin Film Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 유리 등의 다른 절연 기판 상에 만들어지는 것 등도 포함하는 것으로 한다.

디바이스면이란, 웨이퍼의 주면으로서, 그 면에 리소그래피에 의해, 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.

접촉 단자란, 실리콘 웨이퍼를 반도체 집적회로의 제조에 이용하는 것과 마찬가지의, 웨이퍼 프로세스, 즉 포토리소그래피 기술, CVD(Chemical Vapor Deposition) 기술, 스패터링 기술 및 에칭 기술 등을 조합한 패터닝 수법에 따라, 배선층 및 거기에 전기적으로 접속된 선단부를 일체적으로 형성한 것을 말한다.

박막 프로브(membrane probe), 박막 프로브 카드, 또는 돌기침 배선 시트 복합체란, 검사 대상과 접촉하는 상기 접촉 단자(돌기침)와 거기로부터 둘러쳐진 배선이 설치되고, 그 배선에 외부접촉용의 전극이 형성된 박막을 말하고, 예를 들면 두께 10㎛ 내지 100㎛정도의 것을 말한다.

프로브 카드란, 검사 대상으로 되는 웨이퍼와 접촉하는 접촉 단자 및 다층 배선 기판 등을 가지는 구조체를 말하고, 반도체 검사 장치란, 프로브 카드 및 검사 대상으로 되는 웨이퍼를 싣는 시료 지지계를 가지는 검사 장치를 말한다.

프로브 검사란, 웨이퍼 공정이 완료된 웨이퍼에 대해서 프로버를 이용해서 행해지는 전기적 시험으로서, 칩 영역의 주면 상에 형성된 전극에 상기 접촉 단자의 선단을 닿게 해서 반도체 집적회로의 전기적 검사를 행하는 것을 말하고, 소정 기능대로 동작하는지의 여부를 확인하는 기능 테스트나 DC 동작 특성 및 AC 동작 특성의 테스트를 행하여 양정/불량품을 판별하는 것이다. 각 칩으로 분할하고 나서(또는 패키징 완료 후) 행해지는 선별 테스트(최종 테스트)와는 구별된다.

이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.

또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것이 아니라, 특정의 수 이상이어도 이하여도 된다.

또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 분명하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것이 아닌 것은 말할 필요도 없다.

마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 있어도 마찬가지이다.

또한, 본 실시 형태를 설명하기 위한 전체 도면에 있어서 동일 기능을 가지는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

또한, 본 실시 형태에 있어서는, 절연 게이트형 전계 효과 트랜지스터를 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)도 포함해서 MISFET(Metal Insulator Semiconductor Field Effect Transistor)라고 부른다.

또한, 본원에서 사용하는 반도체 리소그래피 기술에 의한 박막 프로브의 각 상세에 대해서는, 본 발명자 및 관련된 발명자 등에 의한 이하의 특허 출원에 개시되어 있으므로, 특별히 필요할 때 이외에는 그러한 내용은 반복하지 않는다. 상기 특허 출원, 즉, 일본 특허 출원 평6-22885호, 일본 특허 공개 평7-283280호 공보, 일본 특허 공개 평8-50146호 공보, 일본 특허 공개 평8-201427호 공보, 일본 특허 출원 평9-119107호, 일본 특허 공개 평11-23615호 공보, 일본 특허 공개 2002-139554호 공보, 일본 특허 공개 평10-308423호 공보, 일본 특허 출원 평9-189660호, 일본 특허 공개 평11-97471호 공보, 일본 특허 공개 2000-150594호 공보, 일본 특허 공개 2001-159643호 공보, 일본 특허 출원 제2002-289377호(대응 미국 출원 번호 제10/676,609호; 미국 출원일 2003. 10. 2), 일본 특허 출원 제2002-294376호, 일본 특허 출원 제2003-189949호, 일본 특허 출원 제2003-075429호(대응 미국 출원 번호 제10/765,917호; 미국 출원일 2004. 1. 29), 일본 특허 공개 2004-144742호 공보(대응 미국 공개 번호 제2004/070,413호), 일본 특허 공개 2004-157127호 공보, 일본 특허 출원 제2003-371515호, 일본 특허 출원 제2003-372323호, 및 일본 특허 출원 제2004-115048호이다.

[발명의 실시를 위한 형태]

이하, 본 발명의 실시 형태를 도면에 근거해서 상세하게 설명한다.

(실시 형태 1)

본 실시 형태 1의 반도체 집적회로 장치는, 예를 들면 LCD(Liquid Crystal Display) 드라이버 회로가 형성된 칩이다. 도1 및 도2는, 각각 그 칩의 주요부 단면도이며, 각각 다른 단면을 도시하고 있다.

기판(WH)은, 예를 들면 p형의 단결정 Si(실리콘)으로 이루어지고, 그 주면의 디바이스 형성면에는, 분리부(LOX)가 형성되고 활성 영역(La) 및 더미 활성 영역(Lb)이 규정되어 있다. 분리부(LOX)는, 예를 들면 LOCOS(Local Oxidization of Silicon)법에 따라 형성된 산화 실리콘막으로 이루어진다. 단, 분리부(LOX)를 사 각형(SGI:Shallow Groove Isolation 또는 STI:Shallow Trench Isolation)의 분리부(LOX)로 형성해도 된다.

도1에 도시하는 패드(PD1) 하층의 기판(WH)의 분리부(LOX)에 둘러싸인 활성 영역(La)에는, 예를 들면 pn접합 다이오드(D)가 형성되어 있다. 이 pn접합 다이오드(D)는, 예를 들면 정전 파괴 방지용의 보호 다이오드이며, 기판(WH)의 p형 웰(PWL)과 그 상부의 n형 반도체 영역(NSA)의 pn접합에 의해 형성되어 있다. 기판(WH)의 주면 상에는, 예를 들면 산화 실리콘막으로 이루어지는 절연막(IS1)이 형성되어 있다. 그 위에는, 제1층 배선(M1)이 형성되어 있다. 제1층 배선(M1)은, 예를 들면 티탄, 질화 티탄, 알루미늄(또는 알루미늄 합금) 및 질화 티탄이 하층으로부터 차례대로 퇴적되는 구성을 가지고 있다. 이 알루미늄 또는 알루미늄 합금 등의 막이 주배선 재료이며, 가장 두껍게 형성되어 있다. 제1층 배선(M1)은, 절연막(IS1)에 형성된 평면 원형상의 복수의 콘택트 홀(CNT)을 통해서 n형 반도체 영역(NSA)과, 즉, pn접합 다이오드(D)와 접속되어 있다. 제1층 배선(M1)은, 산화 실리콘막으로 이루어지는 절연막(IS2)에 의해 덮여 있다. 이 절연막(IS2) 상에는, 제2층 배선(M2)이 형성되어 있다. 제2층 배선(M2)의 재료 구성은, 상기 제1층 배선(M1)과 동일하다. 제2층 배선(M2)은, 절연막(IS2)에 형성된 평면 원형상의 복수의 스루홀(TH1)을 통해서 제1층 배선(M1)과 전기적으로 접속되어 있다. 제2층 배선(M2)은, 예를 들면 산화 실리콘막으로 이루어지는 절연막(IS3)에 의해 덮여 있다. 그 절연막(IS3) 상에는, 제3층 배선(M3)이 형성되어 있다. 제3층 배선(M3)은, 절연막(IS3)에 형성된 평면 원형상의 복수의 스루홀(TH2)을 통해서 제2층 배 선(M2)과 전기적으로 접속되어 있다. 또한, 제3층 배선(M3)은, 표면 보호용의 절연막(IS4)에 의해 그 대부분이 덮여 있지만, 제3층 배선(M3)의 일부는 절연막(IS4)의 일부에 형성된 평면 직사각형상의 개구부(OMA)로부터 노출되어 있다. 이 개구부(OMA)로부터 노출된 제3층 배선(M3)부분이 패드(PD1)로 되어 있다. 표면 보호용의 절연막(IS4)은, 예를 들면 산화 실리콘막의 단체막, 산화 실리콘막 상에 질화 실리콘막을 겹쳐 쌓은 구조를 가지는 적층막 혹은 산화 실리콘막 상에 질화 실리콘막 및 폴리이미드막을 하층으로부터 차례대로 겹쳐 쌓은 구조를 가지는 적층막으로 이루어진다. 패드(PD1)는, 개구부(OMA)를 통해서 범프 전극용 기초막(UBM)을 개재시켜 범프 전극(돌기 전극)(BMP)과 접합되어 있다. 범프 전극용 기초막(UBM)은, 범프 전극(BMP)과 패드(PD1)나 절연막(IS4)와의 접착성을 향상시키는 기능 외에, 범프 전극(BMP)의 금속 원소가 제3층 배선(M3)측으로 이동하는 것이나 반대로 제3층 배선(M3)의 금속 원소가 범프 전극(BMP)측으로 이동하는 것을 억제 또는 방지하는 배리어 기능을 가지는 막이며, 예를 들면 티탄 또는 티탄 텅스텐 등과 같은 고융점 금속막의 단체막이나 티탄막 상에 니켈막 및 금을 하층으로부터 차례대로 겹쳐 쌓은 구조를 가지는 적층막으로 이루어진다. 실시 형태 1에서도 설명한 것처럼, 범프 전극(BMP)은, 예를 들면 Au막으로 이루어지고, 도금법에 의해 형성되어 있다.

도1에 도시한 것처럼, 범프 전극(BMP) 밑에도 배선 및 소자를 배치하는 구조로 함으로써, 칩 내에 의해 효율적으로 배선 및 소자를 배치하는 것이 가능해진다. 그것에 의해, 본 실시 형태의 칩을 소형화할 수 있다.

한편, 도2에 도시하는 더미용의 패드(PD2) 하층의 기판(WH)에는, 상기와 같이 더미 활성 영역(Lb)이 형성되어 있지만, 그 더미 활성 영역(Lb)에는, 특히 소자는 형성되어 있지 않다. 물론, 다른 패드(PD1)와 마찬가지로 다이오드나 다른 소자를 형성하거나, p형 웰이나 n형 웰 등을 설치해도 된다. 이 더미용의 패드(PD2) 하층의 제2층 배선(M2)과 제1층 배선(M1)은 복수의 스루홀(TH1)을 통해서 전기적으로 접속되어 있다. 패드(PD2)는, 더미이므로 그 하층의 제2층 배선(M2)과 제1층 배선(M1)을 전기적으로 접속할 필요는 없지만, 더미용의 패드(PD2)에 접합되는 범프 전극(BMP)의 정상의 높이를 패드(PD1)에 접합되는 범프 전극(BMP)의 정상의 높이에 한층 더 접근시키기 위해서, 패드(PD2)의 하층에도 복수의 스루홀(TH1)이 배치되어 있다.

다음에, 이 칩의 제조 공정의 일례를 설명한다. 우선, 웨이퍼 모양의 기판(WH)의 주면에, 예를 들면 LOCOS법에 따라 분리부(LOX)를 형성하여, 활성 영역(La) 및 더미 활성 영역(Lb)을 형성한 후, 분리부(LOX)에 둘러싸인 활성 영역(La)에 소자(예를 들면 고내압 MISFET 및 저내압 MISFET)를 형성한다. 더미용의 패드(PD2) 밑의 더미 활성 영역(Lb)에는 소자를 형성하지 않는다. 계속해서, 기판(WH)의 주면 상에 절연막(IS1)을 CVD(Chemical Vapor Deposition)법 등에 의해 퇴적한 후, 절연막(IS1)의 소정의 개소에 평면 원형상의 콘택트 홀(CNT)을 포토리소그래피 기술 및 드라이 에칭 기술에 의해 형성한다. 그 후, 그 절연막(IS1) 상에, 예를 들면 질화 티탄, 티탄막, 알루미늄막 및 질화 티탄막을 하층으로부터 차례대로 패터링법 등에 의해 퇴적한 후, 그 적층 금속막을 포토리소그래피 기술 및 드라이 에칭 기술에 의해 패터닝함으로써 제1층 배선(M1)을 형성한다. 그 다음에, 마찬가지로 절연막(IS1) 상에 절연막(IS2)을 퇴적시키고, 절연막(IS2)에 스루홀(TH1)을 형성 후, 그 절연막(IS2) 상에 제1층 배선(M1)과 마찬가지로 제2층 배선(M2)을 형성한다. 계속해서, 마찬가지로 절연막(IS2) 상에 절연막(IS3)을 퇴적시키고, 절연막(IS3)에 스루홀(TH2)을 형성 후, 그 절연막(IS3) 상에 제1층 배선(M1)과 마찬가지로 제3층 배선(M3)을 형성한다. 그 후, 절연막(IS3) 상에 표면 보호용의 절연막(IS4)을 퇴적한 후, 절연막(IS4)에, 제3층 배선(M3)의 일부가 노출되는 개구부(OMA)를 형성하고, 패드(PD1, PD2)를 형성한다. 그 다음에, 절연막(IS4) 상에, 예를 들면 티탄 또는 티탄 텅스텐 등과 같은 고융점 금속막의 단체막이나 티탄막 상에 니켈막 및 금막을 하층으로부터 차례대로 겹쳐 쌓은 구조를 가지는 적층막으로 이루어지는 도체막을 스패터링법 등에 의해 퇴적한 후, 그 위에 범프 형성 영역이 노출되고, 그 이외는 덮이는 포토레지스트 패턴을 형성한다.

다음에, 예를 들면 금으로 이루어지는 범프 전극(BMP)을 형성한다. 전술한 것처럼, 이 범프 전극(BMP)은, 포토리소그래피 기술에 의해 개구부가 형성된 포토레지스트 패턴을 마스크로 한 도금법으로 Au막을 성막함으로써 형성할 수 있다.

다음에, 그 포토레지스트막을 제거하고, 다시 기초의 도체막을 에칭 제거함으로써, 범프 전극용 기초막(UBM)을 형성한다. 그 후, 기판(WH)을 각 칩으로 절단 한다.

본 실시 형태 1의 프로브 카드를 이용한 프로브 검사는, 상기 복수의 칩이 구획된 웨이퍼 모양의 기판(WH)에 대해서 행하는 것이다. 또한, 도3은, 그 칩의 평면과, 그 일부를 확대한 것을 도시하고 있다.

도3에 도시한 바와 같이, 칩(CHP)의 주면의 주변부에는, LCD 드라이버 회로와 전기적으로 접속하는 다수의 패드(제1 전극)[PD3, PD4(범프 전극(BMP)]가 배치되어 있고, 도3중에 있어서의 칩(CHP)의 상측의 장변 및 양 단변을 따라 배열된 패드(PD3)는 출력 단자로 되고, 칩(CHP)의 하측의 장변을 따라 배열된 패드(PD4)는 입력 단자로 되어 있다. LCD 드라이버의 출력 단자수는 입력 단자수보다 많은 것으로부터, 서로 이웃한 패드(PD3)의 간격을 될 수 있는 한 넓히기 위해서, 패드(PD3)는 칩(CHP)의 상측의 장변 및 양 단변을 따라 2열로 배열되고, 칩(CHP)의 상측의 장변 및 양 단변을 따라 서로의 열의 패드(PD3)가 엇갈리게 배열되어 있다. 본 실시 형태 1에 있어서, 서로 이웃하는 패드(PD3)가 배치되어 있는 피치(LP)는, 예를 들면 약 68㎛이다. 또한, 본 실시 형태 1에 있어서, 패드(PD3)는 평면 사각형이며, 칩(CHP)의 외주와 교차(직교)하는 방향으로 연장하는 장변의 길이(LA)는 약 63㎛이며, 칩(CHP)의 외주를 따라 연장하는 단변의 길이(LB)는 약 34㎛이다. 또한, 서로 이웃하는 패드(PD3)가 배치되어 있는 피치(LP)가 약 68㎛이며, 패드(PD3)의 단변의 길이(LB)가 약 34㎛인 것으로부터, 서로 이웃하는 패드(PD3)의 간격은 약 34㎛로 된다.

전술한 것처럼, 패드(PD3, PD4)는, 예를 들면 Au(금)으로 형성된 범프 전극(돌기 전극)이며, 칩(CHP)의 입출력 단자[패드(PD1)(도1 참조)] 상에, 전해 도금, 무전해 도금, 증착 혹은 스패터링 등의 방법에 의해 형성된 것이다. 도4는, 패드(PD3)의 사시도이다. 패드(PD3)의 높이(LC)는 약 15㎛이며, 패드(PD4)도 동일 정도의 높이를 가진다.

본 실시 형태 1에 있어서, 상기 프로브 검사는, 웨이퍼 모양의 기판(WH)을 다이싱하기 전에 각 칩 영역에 대해서 실시하는 것이다. 또한, 이후 프로브 검사[패드(PD3, PD4)와 프로브가 접촉하는 공정]를 설명할 때에, 특별히 명기하지 않는 경우에는, 칩(CHP)은 웨이퍼를 다이싱하기 전의 각 칩 영역을 나타내는 것으로 한다.

도5는 상기 칩(CHP)의 액정 패널에의 접속 방법을 도시하는 주요부 단면도이다. 도5에 도시한 바와 같이, 액정 패널은, 예를 들면 주면에 화소 전극(DE1, DE2)이 형성된 유리 기판(LS1), 액정층(LCL), 및 액정층(LCL)을 개재시켜 유리 기판(LS1)과 대향하도록 배치된 유리 기판(LS2) 등으로 형성되어 있다. 본 실시 형태 1에 있어서는, 이러한 액정 패널의 유리 기판(LS1)의 화소 전극(DE1, DE2)에, 각각 패드(PD3, PD4)가 접속하도록 칩(CHP)을 페이스다운 본딩함으로써, 칩(CHP)을 액정 패널로 접속하는 것을 예시할 수 있다.

도6은 본 실시 형태 1의 프로브 카드(제1 카드)의 하면의 주요부 평면도이며, 도7은 도6의 A-A선에 따른 단면도이다.

도6 및 도7에 도시한 바와 같이, 본 실시 형태 1의 프로브 카드는, 예를 들면 다층 배선 기판(제1 배선 기판)(1), 박막 시트(제1 시트)(2) 및 플랜저(3) 등으로 형성되어 있다. 박막 시트(2)는 콘택트 링(4C) 및 프로세스 링(4P)에 의해 다층 배선 기판(1)의 하면에 고정되고, 플랜저(3)는 다층 배선 기판(1)의 상면에 부착되어 있다. 다층 배선 기판(1)의 중앙부에는 개구부가 형성되고, 이 개구부 내 에 있어서, 박막 시트(2)는 접착링(6)에 접착되어 있다.

박막 시트(2)의 하면에는, 예를 들면 4각추형 또는 4각추 사다리꼴형의 복수의 프로브(접촉 단자)(7)가 형성되어 있다. 박막 시트(2) 내에는, 프로브(7)의 각각과 전기적으로 접속하고, 각각의 프로브(7)로부터 박막 시트(2)의 탐부(探部)까지 연장하는 복수의 배선(제2 배선)이 형성되어 있다. 다층 배선 기판(1)의 하면에는, 이 복수의 배선의 단부와 각각 전기적으로 접촉하는 복수의 받이부(도시는 생략)가 형성되어 있고, 이 복수의 받이부는, 다층 배선 기판(1) 내에 형성된 배선(제1 배선)을 통해서 다층 배선 기판(1)의 상면에 설치된 복수의 포고(POGO) 시트(8)와 전기적으로 접속하고 있다. 이 포고 시트(8)는, 테스터로부터의 신호를 프로브 카드로 도입하는 핀을 받는 기능을 가진다.

본 실시 형태 1에 있어서, 박막 시트(2)는, 예를 들면 폴리이미드를 주성분으로 하는 박막으로 형성되어 있어, 유연성을 가진다. 프로브(7)가 형성된 영역(제1 영역)의 박막 시트(2)를 상면(이면)으로부터 누름구(압출 기구)(9) 및 엘라스토머(9A)를 개재시켜 플랜저(3)가 누르고, 누름구(9)를 압출함으로써 박막 시트(2)를 늘려, 각 프로브(7)의 선단의 위치를 각각이 대응하는 패드(PD3, PD4)와 대향하는 위치로 되도록 조정한다. 플랜저(3)는 너트(11)에 의해 케이스(12)에 고정되고, 케이스(12)는 너트(13)에 의해 가중 지그(14)에 고정된다. 플랜저(3) 내에는, 스프링(3A)이 내장되어 있고, 이 스프링(3A)의 탄성력에 의해 일정한 누름력이 압핀(3B)을 통해서 누름구(9), 엘라스토머(9A) 및 박막 시트(2)에 전해지는 구조로 되어 있다. 본 실시 형태 1에 있어서, 누름구(9)의 재질로서는, 42알로이를 예시 할 수 있고, 엘라스토머(9A)로서는 실리콘 시트를 예시할 수 있다.

다층 배선 기판(1) 및 장출링(15)은, 각각 볼트(16A, 16B)에 의해 연결 지그(17)에 부착됨으로써, 연결 지그(17)를 개재시켜 접속되어 있다. 장출링(15)은, 박막 시트(2) 중 프로브(7)가 형성된 영역을 다층 배선 기판(1)의 하면으로부터 장출시키기 위해서 이용된다. 또한, 가중 지그(14)와 접착링(6)은, 볼트(16C)에 의해 연결되어 있다. 또한, 장출링(15)에는 볼트(16D)에 의해 스프링 누름 지그(18)가 부착되고, 스프링 누름 지그(18)와 가중 지그(14)[볼트(16C)]의 사이에는 스프링(가압 기구)(19)이 설치되어 있다. 도시는 생략하지만, 이 스프링(19)은, 예를 들면 다층 배선 기판(1)의 평면에 있어서 약 8개소 내지 12개소에 배치되어 있다. 스프링(19)의 탄성력은, 프로브 검사시에 있어서 프로브(7)가 패드(PD3, PD4)와 접촉하여, 프로브 카드가 패드(PD3, PD4)를 향해 밀어 넣어졌을 때에 가중 지그(14)[볼트(16C)]에 작용한다. 이 때, 너트(11, 13) 및 볼트(16C)에 의한 고정에 의해, 가중 지그(14), 누름구(9), 엘라스토머(9A), 접착링(6) 및 플랜저(3)는 일체(가압 기구)로 되어 있는 것으로부터, 스프링(19)의 탄성력은, 이들 일체로 된 부재를 패드(PD3, PD4)를 향해 눌러 내리도록 작용한다. 그 결과, 플랜저(3) 내의 스프링(3A)으로부터 박막 시트(2)에 전해지는 누름력은, 박막 시트(2)의 늘임에만 이용되게 된다.

여기서, 도8은, 가중 지그(14)가 다층 배선 기판(1)에 고정되고, 스프링(19)이 부착되지 않은 프로브 카드를 이용한 경우에 있어서, 프로브(7)가 패드(PD3, PD4)(도3 참조)에 접촉한 후에 있어서의, 프로브(7)의 패드(PD3, PD4)에의 압입량 (이하, 스트로크량이라고 적는다)과, 프로브(7)와 접하고 있는 모든 패드(PD3, PD4)에 가해지는 하중과의 관계를 나타낸 것이다. 이 경우, 패드(PD3, PD4)에의 하중 제어는 플랜저(3)만으로 행하는 것으로 된다. 프로브 검사시에 있어서는, 스트로크량은 약 0.1㎜이하이지만, 도8에 도시한 바와 같이, 스프링(19)이 부착되지 않은 프로브 카드의 경우에는, 스트로크량이 약 0.1㎜이하일 때에는 엘라스토머(9A)의 탄성 등에 의해 하중 변화하여, 플랜저(3)에 의한 하중 제어를 행할 수 없다. 또한, 적당한 스프링 정수의 스프링(3A)을 선택함으로써, 플랜저(3)에 의한 가중을 약 1kgf로 할 수도 있지만, 전술한 것처럼 플랜저(3)는 누름구(9)를 압출하여 박막 시트(2) 다층 배선 기판(1)의 하면으로부터 장출시키기 위해서도 이용되기 때문에, 스프링 정수가 작은 스프링(3A)을 자유롭게 선택하는 것이 곤란해진다. 즉, 스트로크량이 약 0.1㎜ 이하의 실 사용 에어리어에서는, 저하중으로 프로브(7)를 패드(PD3, PD4)에 접촉시키는 것이 곤란하게 되어 있다.

한편, 도6 및 도7을 이용해서 설명한 본 실시 형태 1의 프로브 카드를 이용한 경우에는, 전술한 것처럼 플랜저(3) 내의 스프링(3A)으로부터 박막 시트(2)에 전해지는 누름력은, 박막 시트(2)의 늘임에만 이용되는 것으로부터, 도9에 도시한 바와 같이, 스트로크량이 약 0.1㎜이하일 때라도 스프링(19)의 강함으로 하중 제어가 가능하게 되어 있다. 즉, 본 실시 형태 1의 프로브 카드를 이용한 경우에는, 스트로크량이 약 0.1㎜이하의 실 사용 에어리어에 있어서 저하중으로 프로브(7)를 패드(PD3, PD4)에 접촉시킬 수 있고, 그 하중을 1개의 프로브(7)당 3g 미만으로 할 수 있다. 또한, 하중의 가감을 행하고 싶은 경우에는, 원하는 가중으로 되도록 하 는 스프링 정수의 스프링(19)을 배치함으로써 0.1g 단위로 실현할 수 있다.

상기와 같은 본 실시 형태 1의 프로브 카드에 의하면, 저하중으로 프로브(7)를 패드(PD3, PD4)에 접촉시킬 수 있으므로, 칩(CHP)(도3 참조)이 패드(PD3, PD4) 밑에도 배선 및 소자가 배치된 구조(도1 참조)를 가지고 있는 경우에도, 프로브 검사시에 프로브(7)가 패드(PD3, PD4)에 접촉할 때의 하중에 의해 그 배선 및 소자가 파괴되어 버리는 것을 방지할 수 있다.

또한, 칩(CHP)에 있어서, 회로 동작을 빠르게 하기 위해서 상층 배선과 하층 배선 사이의 층간 절연막으로서 기계적 강도가 낮고 비유전률이 낮은 절연막(예를 들면 SiOC 등의 비유전률이 약 3.O미만의 실리카 유리계의 CVD에 의한 Low-k(저유전률) 절연막 또는 탄소 함유 실리콘 산화물계의 CVD에 의한 Low-k 절연막, 및 CVD에 한하지 않고, 이것들과 유사한 조성으로 다공질로 된 것 등)를 이용한 경우에는, 프로브 검사시에 패드(PD3, PD4)에 프로브가 접촉할 때의 하중으로 절연막이나 회로의 파괴를 일으키기 쉬워져 버리는 것이 염려되지만, 본 실시 형태 1의 프로브 카드를 이용함으로써, 저하중으로 프로브(7)를 패드(PD3, PD4)에 접촉시킬 수 있으므로, 그러한 폐단을 방지하는 것이 가능해진다.

또한, 본 실시 형태 1의 프로브 카드에 의하면, 저하중으로 프로브(7)를 패드(PD3, PD4)에 접촉시킬 수 있으므로, 프로브(7)가 패드(PD3, PD4)가 접촉했을 때에 프로브(7)에게 주는 데미지를 큰폭으로 감소시킬 수 있다.

도10은 상기 박막 시트(2)의 하면의 프로브(7)가 형성된 영역의 일부를 확대해서 도시한 주요부 평면도이며, 도11은 도10의 B-B선에 따른 주요부 단면도이며, 도12는 도10의 C-C선에 따른 주요부 단면도이다.

상기 프로브(7)는, 박막 시트(2) 중에서 평면 육각형상으로 패터닝된 금속막(21A, 21B)의 일부이며, 금속막(21A, 21B) 중의 박막 시트(2)의 하면에 4각추형 또는 4각추 사다리꼴형으로 돌출한 부분이다. 프로브(7)는, 박막 시트(2)의 주면에 있어서 상기 칩(CHP)에 형성된 패드(PD3, PD4)의 위치에 맞춰서 배치되어 있고, 도10에서는 패드(PD3)에 대응하는 프로브(7)의 배치에 대해서 도시하고 있다. 이들 프로브(7) 중, 프로브(7A)는, 2열로 배열된 패드(PD3) 중 상대적으로 칩(CHP)의 외주에 가까운 배열(이후, 제1열이라고 적는다)의 패드(PD3)에 대응하고, 프로브(7B)는, 2열로 배열된 패드(PD3) 중 상대적으로 칩(CHP)의 외주로부터 먼 배열(이후, 제2열이라고 적는다)의 패드(PD3)에 대응하고 있다. 또한, 가장 가까운 위치에 존재하는 프로브(7A)와 프로브(7B) 사이의 거리는, 도10이 기재된 지면의 좌우 방향의 거리(LX)와 상하 방향의 거리(LY)로 규정되고, 거리(LX)는 전술의 서로 이웃하는 패드(PD3)가 배치되어 있는 피치(LP)의 절반인 약 34㎛로 된다. 또한, 본 실시 형태 1에 있어서, 거리(LY)는, 약 93㎛로 된다. 또한, 도13에 도시한 바와 같이, 폴리이미드막(22)의 표면으로부터 프로브(7A, 7B)의 선단까지의 높이(LZ)(침 높이)는, 50㎛이하(크더라도 90㎛이하), 더욱 바람직하게는 30㎛이하로 균일하게 되어 있다.

금속막(21A, 21B)은, 예를 들면 하층으로부터 로듐막 및 니켈막이 순차 적층되어 형성되어 있다. 금속막(21A, 21B) 상에는 폴리이미드막(22)이 성막되고, 폴리이미드막(22) 상에는 각 금속막(21)과 전기적으로 접속하는 배선(제2 배선)(23) 이 형성되어 있다. 배선(23)은, 폴리이미드막(22)에 형성된 스루홀(24)의 저부에서 금속막(21A, 21B)과 접촉하고 있다. 또한, 폴리이미드막(22) 및 배선(23) 상에는, 폴리이미드막(25)이 성막되어 있다.

상기한 것처럼, 금속막(21A, 21B)의 일부는 4각추형 또는 4각추 사다리꼴형으로 형성된 프로브(7A, 7B)로 되고, 폴리이미드막(22)에는 금속막(21A, 21B)에 이르는 스루홀(24)이 형성된다. 그 때문에, 프로브(7A)가 형성된 금속막(21A) 및 스루홀(24)의 평면 패턴과, 프로브(7B)가 형성된 금속막(21B) 및 스루홀(24)의 평면 패턴이 동일한 방향으로 배치되도록 하면, 서로 이웃하는 금속막(21A)과 금속막(21B)이 접촉해 버려, 프로브(7A, 7B)로부터 각각 독립한 입출력을 얻을 수 없게 되어 버리는 폐단이 염려된다. 그래서, 본 실시 형태 1에서는, 도10에 도시한 바와 같이, 프로브(7B)가 형성된 금속막(21B) 및 스루홀(24)의 평면 패턴은, 프로브(7A)가 형성된 금속막(21A) 및 스루홀(24)의 평면 패턴을 180° 회전한 패턴으로 하고 있다. 그것에 의해, 평면에서 프로브(7A) 및 스루홀(24)이 배치된 금속막(21A)의 폭이 넓은 영역과 평면에서 프로브(7B) 및 스루홀(24)이 배치된 금속막(21B)의 폭이 넓은 영역이, 지면의 좌우 방향의 직선 상에 배치되지 않게 되어, 금속막(21A) 및 금속막(21B)의 평면순 테이퍼 모양의 영역이 지면의 좌우 방향의 직선 상에 배치되게 된다. 그 결과, 서로 이웃하는 금속막(21A)과 금속막(21B)이 접촉해 버리는 폐단을 막을 수 있다. 또한, 협피치로 패드(PD3)가 배치되어도, 거기에 대응한 위치에 프로브(7A, 7B)를 배치하는 것이 가능해진다.

본 실시 형태 1에서는, 도3을 이용해서 패드(PD3)가 2열로 배열되어 있는 경 우에 대해서 설명하는데, 도14에 도시한 바와 같이, 1열로 배열되어 있는 칩도 존재한다. 그러한 칩에 대해서는, 도15에 도시한 바와 같이, 상기 금속막(21A)의 폭이 넓은 영역이 지면의 좌우 방향의 직선 상에 배치된 박막 시트(2)를 이용함으로써 대응할 수 있다. 또한, 이와 같이 패드(PD3)가 1열로 배열되고, 예를 들면 칩(CHP)의 외주와 교차(직교)하는 방향으로 연장하는 장변의 길이(LA)가 약 140㎛이며, 칩(CHP)의 외주를 따라 연장하는 단변의 길이(LB)가 약 19㎛이며, 서로 이웃하는 패드(PD3)가 배치되어 있는 피치(LP)가 약 34㎛이며, 서로 이웃하는 패드(PD3)의 간격이 약 15㎛인 경우에는, 도3에 도시한 패드(PD3)에 비해 장변이 약 2배 이상으로 되고, 단변 방향에서의 패드(PD3)의 중심 위치를 도3에 도시한 패드(PD3)의 중심 위치와 균일하게 할 수 있으므로, 도10 내지 도12를 이용해서 설명한 박막 시트(2)를 이용하는 것이 가능해지고, 도16에 도시하는 위치(POS1, POS)에서 프로브(7A, 7B)의 각각이 패드(PD3)에 접촉하게 된다.

또한, 패드(PD3)의 수가 더 많은 경우에는, 3열 이상으로 배열되어 있는 경우도 있다. 도17은 3열로 배열된 패드(PD3)에 대응한 박막 시트(2)의 주요부 평면도이며, 도18은 4열로 배열된 패드(PD3)에 대응한 박막 시트(2)의 주요부 평면도이다. 칩(CHP)의 사이즈가 동일하면, 패드(PD3)의 배열수가 증가함에 따라, 도10을 이용해서 설명한 거리(LX)가 한층 더 좁아지므로, 상기 금속막(21A, 21B)을 포함한 금속막이 접촉해 버리는 것이 더욱 염려된다. 그래서, 도17 및 도18에 도시한 바와 같이, 금속막(21A, 21B, 21C, 21D)을, 예를 들면 도10에 도시한 금속막(21A)의 평면 패턴을 45° 회전시킨 것으로 함으로써, 금속막(21A, 21B, 21C, 21D)이 서로 접촉해 버리는 폐단을 방지하는 것이 가능해진다. 또한, 여기에서는 도10에 도시한 금속막(21A)의 평면 패턴을 45° 회전시킨 예에 대해서 설명했지만, 45°로 한정하는 것이 아니라, 금속막(21A, 21B, 21C, 21D)의 서로의 접촉을 막을 수 있다면 다른 회전각이어도 된다. 또한, 금속막(21C)에는, 프로브(7B)가 대응하는 패드(PD3)보다 더욱 칩(CHP) 내의 내측에 배치된 패드(PD3)에 대응하는 프로브(7C)가 형성되고, 금속막(21D)에는, 프로브(7C)가 대응하는 패드(PD3)보다 더욱 칩(CHP) 내의 내측에 배치된 패드(PD3)에 대응하는 프로브(7D)가 형성되어 있다.

여기서, 도19는 도18의 D-D선에 따른 주요부 단면도이며, 도20은 도18의 E-E선에 따른 주요부 단면도이다. 도18에 도시한 것처럼, 4열의 패드(PD3)에 대응하는 프로브(7A 내지 7D)를 가지는 금속막(21A 내지 21D)을 배치한 경우에는, 금속막(21A 내지 21D)의 각각 상층으로부터 전기적으로 접속하는 배선의 모든 것을 동일한 배선층으로 형성하는 것이 곤란해진다. 이것은, 상기 거리(LX)가 좁아짐으로써, 금속막(21A 내지 21D)의 각각 끼리가 접촉할 우려가 생김과 함께, 금속막(21A 내지 21D)에 전기적으로 접속하는 배선끼리도 접촉할 우려가 생기기 때문이다.

그래서, 본 실시 형태 1에 있어서는, 도19 및 도20에 도시한 바와 같이, 그들 배선을 2층의 배선층[배선(23, 26)]으로 형성하는 것을 예시할 수 있다. 또한, 배선(26) 및 폴리이미드막(25) 상에는, 폴리이미드막(27)이 형성되어 있다. 상대적으로 하층의 배선(23)은 폴리이미드막(22)에 형성된 스루홀(24)의 저부에서 금속막(21A, 21C)과 접촉하고, 상대적으로 상층의 배선(26)은 폴리이미드막(22, 25)에 형성된 스루홀(28)의 저부에서 금속막(21B, 21D)과 접촉하고 있다. 그것에 의해, 동일한 배선층에 있어서는, 서로 이웃하는 배선(23) 또는 배선(26)의 간격을 크게 확보하는 것이 가능해지므로, 서로 이웃하는 배선(23) 또는 배선(26)이 접촉해 버리는 폐단을 막을 수 있다. 또한, 패드(PD3)가 5열 이상으로 되고, 거기에 대응하는 프로브수가 증가해서 상기 거리(LX)가 좁아지는 경우에는, 더욱 다층으로 배선층을 형성함으로써, 배선 간격을 넓혀도 괜찮다.

다음에, 상기의 본 실시 형태 1의 박막 시트(2)의 구조에 대해서, 그 제조 공정과 아울러 도21 내지 도27을 이용해서 설명한다. 도21 내지 도27은, 도10 내지 도12를 이용해서 설명한 2열의 패드(PD3)(도3 참조)에 대응한 프로브(7A, 7B)를 가지는 박막 시트(2)의 제조 공정 중의 주요부 단면도이다.

우선, 도21에 도시한 바와 같이, 두께 0.2㎜ 내지 0.6㎜정도의 실리콘으로 이루어지는 웨이퍼(31)를 준비하고, 열산화법에 의해 이 웨이퍼(31)의 양면에 막 두께 0.5㎛정도의 산화 실리콘막(32)을 형성한다. 계속해서, 포토레지스트막을 마스크로 해서 웨이퍼(31)의 주면측의 산화 실리콘막(32)을 에칭하고, 웨이퍼(31)의 주면측의 산화 실리콘막(32)에 웨이퍼(31)에 이르는 개구부를 형성한다. 그 다음에, 남은 산화 실리콘막(32)을 마스크로 해서, 강알칼리 수용액(예를 들면 수산화 칼륨 수용액)을 이용해서 웨이퍼(31)를 이방적으로 에칭함으로써, 웨이퍼(31)의 주면에 (111)면에 둘러싸인 4각추형 또는 4각추 사다리꼴형의 구멍(33)을 형성한다.

다음에, 도22에 도시한 바와 같이, 상기 구멍(33)의 형성시에 마스크로서 이용한 산화 실리콘막(32)을 불산 및 불화 암모늄의 혼합액에 의한 웨트 에칭에 의해 제거한다. 계속해서, 웨이퍼(31)에 열산화 처리를 가함으로써, 구멍(33)의 내부를 포함하는 웨이퍼(31)의 전면에 막 두께 0.5㎛정도의 산화 실리콘막(34)을 형성한다. 그 다음에, 구멍(33)의 내부를 포함하는 웨이퍼(31)의 주면에 도전성막(35)을 성막한다. 이 도전성막(35)은, 예를 들면 막 두께 0.1㎛정도의 크롬막 및 막 두께 1㎛정도의 동막을 순차 스패터링법 또는 증착법에 의해 퇴적함으로써 성막할 수 있다. 그 다음에, 도전성막(35) 상에 포토레지스트막을 성막하고, 포토리소그래피 기술에 의해 후 공정으로 금속막(21A, 21B)(도10 내지 도12 참조)이 형성되는 영역의 포토레지스트막을 제거하여, 개구부를 형성한다.

다음에, 도전성막(35)을 전극으로 한 전해 도금법에 의해, 상기 포토레지스트막의 개구부의 저부에 나타난 도전성막(35) 상에 경도가 높은 도전성막(37) 및 도전성막(38)을 순차 퇴적한다. 본 실시 형태 1에 있어서는, 도전성막(37)을 로듐막으로 하고, 도전성막(38)을 니켈막으로 하는 것을 예시할 수 있다. 여기까지의 공정에 의해, 도전성막(37, 38)으로부터 전술의 금속막(21A, 21B)을 형성할 수 있다. 또한, 구멍(33) 내의 도전성막(37, 38)이 전술의 프로브(7A, 7B)로 된다. 또한, 도전성막(35)은, 후 공정으로 제거되는데, 그 공정에 대해서는 후술한다.

금속막(21A, 21B)에 있어서는, 후 공정으로 전술의 프로브(7A, 7B)가 형성되었을 때에, 로듐막으로 형성된 도전성막(37)이 표면으로 되어, 도전성막(37)이 패드(PD3)에 직접 접촉하게 된다. 그 때문에, 도전성막(37)으로서는, 경도가 높고 내마모성이 뛰어난 재질을 선택하는 것이 바람직하다. 또한, 도전성막(37)은 패드(PD3)에 직접 접촉하기 때문에, 프로브(7A, 7B)에 의해 깍아내어진 패드(PD3)의 부스러기가 도전성막(37)에 부착하면, 그 부스러기를 제거하는 크리닝 공정이 필요 하여, 프로브 검사 공정이 늘어나 버리는 것이 염려된다. 그 때문에, 도전성막(37)으로서는, 패드(PD3)를 형성하는 재료가 부착하기 어려운 재질을 선택하는 것이 바람직하다. 그래서, 본 실시 형태 1에 있어서는, 도전성막(37)으로서 이들 조건을 만족시키는 로듐막을 선택하고 있다. 그것에 의해, 그 클리닝 공정을 생략할 수 있다.

다음에, 상기 금속막(21A, 21B)[도전성막(37, 38)]의 성막에 이용한 포토레지스트막을 제거한 후, 도23에 도시한 바와 같이, 금속막(21A, 21B) 및 도전성막(35)을 덮도록 폴리이미드막(22)(도11 및 도12도 참조)을 성막한다. 계속해서, 그 폴리이미드막(22)에 금속막(21A, 21B)에 이르는 전술의 스루홀(24)을 형성한다. 이 스루홀(24)은, 레이저를 이용한 구멍뚫기 가공 또는 알루미늄막을 마스크로 한 드라이 에칭에 의해 형성할 수 있다.

다음에, 도24에 도시한 바와 같이, 스루홀(24)의 내부를 포함한 폴리이미드막(22) 상에 도전성막(42)을 성막한다. 이 도전성막(42)은, 예를 들면 막 두께 0.1㎛정도의 크롬막 및 막 두께 1㎛정도의 동막을 순차 스패터링법 또는 증착법에 의해 퇴적함으로써 성막할 수 있다. 계속해서, 그 도전성막(42) 상에 포토레지스트막을 형성한 후에, 그 포토레지스트막을 포토리소그래피 기술에 의해 패터닝하고, 포토레지스트막에 도전성막(42)에 이르는 개구부를 형성한다. 그 다음에, 도금법에 의해, 그 개구부 내의 도전성막(42) 상에 도전성막(43)을 성막한다. 본 실시 형태 1에 있어서는, 도전성막(43)으로서 동막, 또는 동막 및 니켈막을 하층으로부터 순차 퇴적한 적층막을 예시할 수 있다.

다음에, 상기 포토레지스트막을 제거한 후, 도전성막(43)을 마스크로 해서 도전성막(42)을 에칭함으로써, 도전성막(42, 43)으로 이루어지는 배선(23)을 형성한다. 배선(23)은, 스루홀(24)의 저부에서 금속막(21A, 21B)과 전기적으로 접속할 수 있다. 그 다음에, 도25에 도시한 바와 같이, 웨이퍼(31)의 주면에 전술의 폴리이미드막(25)을 성막한다.

다음에, 도26에 도시한 바와 같이, 예를 들면 불산과 불화 암모늄의 혼합액을 이용한 에칭에 의해, 웨이퍼(31)의 이면의 산화 실리콘막(34)을 제거한다. 계속해서, 강알칼리 수용액(예를 들면 수산화 칼륨 수용액)을 이용한 에칭에 의해, 박막 시트(2)를 형성하기 위한 형재인 웨이퍼(31)를 제거하여, 본 실시 형태 1의 박막 시트(2)를 제조한다. 그 다음에, 산화 실리콘막(34) 및 도전성막(35)을 순차 에칭에 의해 제거한다. 이 때, 산화 실리콘막(34)은 불산 및 불화 암모늄의 혼합액을 이용해서 에칭하고, 도전성막(35)에 포함되는 크롬막은 과망간산 칼륨 수용액을 이용해서 에칭하고, 도전성막(35)에 포함되는 동막은 알칼리성 강에칭액을 이용해서 에칭한다. 여기까지의 공정에 의해, 프로브(7A, 7B)를 형성하는 도전성막(37)(도22 참조)인 로듐막이 프로브(7A, 7B)의 표면에 나타난다. 전술한 것처럼, 로듐막이 표면에 형성된 프로브(7A, 7B)에 있어서는, 프로브(7A, 7B)가 접촉하는 패드(PD3)의 재료인 Au 등이 부착하기 어렵고, Ni보다 경도가 높고, 또한 산화되기 어려워 접촉 저항을 안정시킬 수 있다.

그런데, 도7을 이용해서 설명한 누름구(9) 및 엘라스토머(9A)는, 제조 중의 박막 시트(2)에 첩부해도 된다. 도27에 도시한 바와 같이, 상기 폴리이미드막(25) 의 성막 후, 에폭시계 수지제의 접착제를 이용해서 폴리이미드막(25)의 표면에 엘라스토머(9A) 및 누름구(9)를 순차 첩부한다. 그 후에는 도26을 이용해서 설명한 공정을 거쳐 박막 시트(2)를 제조한다(도28 참조). 이와 같이, 누름구(9) 및 엘라스토머(9A)를 제조 중의 박막 시트(2)에 첩부한 경우에는, 누름구(9)가 칩(CHP)을 형성하는 실리콘과 선팽창률이 가까운 42알로이로 형성되어 있는 것으로부터, 미리 각 프로브(7)를 대응하는 패드(PD3, PD4)와 대향하는 위치로 되도록 형성해 둠으로써, 박막 시트(2)를 프로브 카드에 부착할 때에, 누름구(9)를 압출함으로써 박막 시트(2)를 늘여, 각 프로브(7)의 선단의 위치를 각각이 대응하는 패드(PD3, PD4)와 대향하는 위치로 되도록 조정하는 공정을 생략하는 것이 가능해진다.

(실시 형태 2)

본 실시 형태 2는, 상기 실시 형태 1에서도 설명한 박막 시트(2)(도7 참조)를 다른 구조로 한 것이다.

본 실시 형태 2의 박막 시트(2)의 제조 공정은, 상기 실시 형태 1에 있어서 도21 내지 도25를 이용해서 설명한 공정까지는 마찬가지이다. 그 후, 도29에 도시한 바와 같이, 폴리이미드막(25)의 상면에 금속 시트(45)를 고착시킨다. 이 때, 폴리이미드막(25)은, 금속 시트(45)의 접착층으로서 기능한다. 이 금속 시트(45)로서는, 선팽창률이 낮고, 또한 실리콘으로 형성된 웨이퍼(31)의 선팽창률에 가까운 재질을 선택하는 것이고, 본 실시 형태 2에서는, 예를 들면 42알로이(니켈 42％ 또한 철 58％의 합금으로, 선팽창률 4ppm/℃) 또는 인바(니켈 36％나 철 64％의 합금으로, 선팽창률 1.5ppm/℃)를 예시할 수 있다. 또한, 금속 시트(45)를 이용하는 대신에 웨이퍼(31)와 동일한 재질의 실리콘막을 형성해도 되고, 실리콘과 동일 정도의 선팽창률을 가지는 재질, 예를 들면 철과 니켈과 코발트의 합금, 또는 세라믹과 수지의 혼합 재료 등이어도 된다. 이러한 금속 시트(45)를 고착하기 위해서는, 웨이퍼(31)의 주면에 위치 맞춤하면서 겹쳐서 합치고, 10 내지 200kgf/㎠ 정도로 가압하면서 폴리이미드막(25)의 유리 전이점 온도 이상의 온도로 가열을 행하여, 가열 가압 압착함으로써 실현할 수 있다.

이러한 금속 시트(45)를 폴리이미드막(25)을 이용해서 고착함으로써, 형성되는 박막 시트(2)의 강도의 향상을 꾀할 수 있다. 또한, 금속 시트(45)를 고착하지 않는 경우에는, 프로브 검사시의 온도에 기인하는 박막 시트(2) 및 검사 대상인 웨이퍼의 팽창 또는 수축에 의해, 프로브(7A, 7B)와 대응하는 패드(PD3)의 상대적인 위치가 어긋나 버려, 프로브(7A, 7B)가 대응하는 패드(PD3)와 접촉할 수 없게 되어 버리는 폐단이 염려된다. 한편, 본 실시 형태 2에 의하면, 금속 시트(45)를 고착한 것에 의해, 프로브 검사시의 온도에 기인하는 박막 시트(2) 및 검사 대상인 웨이퍼의 팽창량 또는 수축량을 균일하게 할 수 있다. 그것에 의해, 프로브(7A, 7B)와 대응하는 패드(PD3)의 상대적인 위치가 어긋나 버리는 것을 방지하는 것이 가능해진다. 즉, 프로브(7A, 7B)와 대응하는 패드(PD3)가 프로브 검사시의 온도에 관계없이 항상 전기적 접촉을 유지하는 것이 가능해진다. 또한, 여러가지 상황하에서의 박막 시트(2)와 검사 대상인 웨이퍼의 상대적인 위치 제도를 확보하는 것이 가능해진다.

다음에, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막을 마스크로 해서 금속 시트(45)를 에칭하고, 프로브(7A, 7B) 상의 금속 시트(45)에 개구부(46)를 형성하고, 평면에서 금속막(21A)간 또는 금속막(21B)간의 영역 상의 금속 시트(45)에 개구부(47)를 형성한다. 본 실시 형태 2에 있어서, 이 에칭은, 염화 제2철용액을 이용한 스프레이 에칭으로 할 수 있다.

다음에, 상기 포토레지스트막을 제거한 후, 도30에 도시한 바와 같이, 개구부(46) 내에, 엘라스토머(48)를 형성한다. 이 때, 엘라스토머(48)는 소정량이 개구부(46)의 상부로 나오도록 형성한다. 본 실시 형태 2에 있어서는, 엘라스토머(48)를 형성하는 방법으로서 개구부(46) 내에 탄성 수지를 인쇄 혹은 디스펜서 도포하는 방법, 또는 실리콘 시트를 설치하는 방법을 예시할 수 있다. 엘라스토머(46)는, 다수의 프로브(7A, 7B)의 선단이 패드(PD3)에 접촉할 때의 충격을 완화하면서, 개개의 프로브(7A, 7B)의 선단의 높이의 편차를 국부적인 변형에 의해 흡수하여, 패드(PD3)의 높이의 편차에 따른 균일한 파고 듬에 의해 프로브(7A, 7B)와 패드(PD3)의 접촉을 실현한다.

다음에, 도31에 도시한 바와 같이, 상기 실시 형태 1에 있어서 도26을 이용해서 설명한 공정과 마찬가지로 2층의 산화 실리콘막(34), 웨이퍼(31) 및 도전성막(35)을 제거한다.

다음에, 도32에 도시한 바와 같이, 개구부(47) 밑의 폴리이미드막(25, 22)을 제거하여, 개구부(49)를 형성한다. 이 개구부(49)는, 레이저를 이용한 구멍뚫기 가공 또는 금속 시트(45) 및 엘라스토머(48)를 마스크로 한 드라이 에칭에 의해 형성할 수 있다. 그 후, 도33에 도시한 바와 같이, 상기 실시 형태 1에서도 설명한 누름구(9)를 엘라스토머(48) 위에 접착해서 본 실시 형태 2의 박막 시트(2)를 제조한다.

상기의 공정에 의해 제조한 본 실시 형태 2의 박막 시트(2)는, 금속 시트(45)가 접착된 것에 의해 강성이 향상되어 있다. 또한, 도34에 도시한 바와 같이, 검사 대상인 웨이퍼[칩(CHP)]에 휘어짐이 생겨 있으면, 패드(PD3)의 높이와 패드(PD4)의 높이의 사이에 차이(S)가 생긴다. 그 때문에, 이러한 차이(S)가 생겨 있으면, 상대적으로 높이가 낮은 패드(PD4)에 프로브(7A, 7B)를 접촉할 수 없게 되는 폐단의 발생이 염려된다. 그렇지만, 금속막(21A)간(금속막(21B)간)에 개구부(49)가 형성되어 있음으로써, 박막 시트(2)는, 이 개구부(49)에서의 강성이 저하한다. 그것에 의해, 프로브 검사시에 누름구(50)에 의해 압력을 가하면, 엘라스토머(48)의 탄성변형의 범위내에서 박막 시트(2)에도 개구부(49)로 단차를 갖게 할 수 있다. 그 결과, 박막 시트(2)에 상기 차이(S)를 해소하는 단차가 생기게 할 수 있으므로, 모든 프로브(7A, 7B)를 패드(PD3, PD4)에 확실히 접촉시키는 것이 가능해진다.

또한, 도35에 도시한 바와 같이, 검사 대상인 웨이퍼[칩(CHP)]의 주면에 이물(DST)이 부착되어 있는 경우에, 박막 시트(2)에 상기 개구부(49)가 형성되어 있지 않으면, 프로브(7A, 7B)를 패드(PD3, PD4)에 접촉시키려고 했을 때에 박막 시트(2)가 이물(DST)에 얹혀져, 패드(PD3, PD4)에 프로브(7A, 7B)를 접촉할 수 없게 되는 폐단의 발생이 염려된다. 또한, 박막 시트(2)가 이물(DST)에 얹혀져 버리는 것에 의해 박막 시트(2)가 변형되어 버리는 것도 염려되고, 특히 이물(DST)이 프로 브(7A, 7B)의 근방에 존재하는 경우에는, 프로브(7A, 7B)가 박막 시트(2)의 내부에 박혀 버리는 폐단의 발생도 염려된다. 그렇지만, 상기 개구부(49)를 형성한 것에 의해, 평면에서 개구부(49) 내에 이물(DST)이 위치하도록 할 수 있으므로, 그들 폐단의 발생 확률을 저하시키는 것이 가능해진다.

여기서, 상기 개구부(49)의 평면 패턴에 대해서 설명한다. 도36, 도38, 도40, 도42 및 도44는 박막 시트(2)의 하면의 주요부 평면도이며, 도37, 도39, 도41, 도43 및 도45는 각각 도36, 도38, 도40, 도42 및 도44의 F-F선에 따른 주요부 단면도이다.

본 실시 형태 2에 있어서, 개구부(49)의 평면 패턴으로서는, 우선 도36에 도시하는 바와 같은 사각형의 패턴을 예시할 수 있다. 이러한 사각형의 패턴으로 함으로써 박막 시트(2)의 강성이 너무 저하하는 경우에는, 도38에 도시한 바와 같이, 평면 사각형의 개구부(49)의 대각선 상에 대들보 모양으로 폴리이미드막(22, 25) 및 금속 시트(45)를 남기는 구조로 해도 된다. 이것에 의해, 박막 시트(2)에 원하는 강성을 유지하는 것이 가능해진다. 또한, 도40에 도시한 바와 같이, 도38에 도시한 바와 같은 개구부(49)의 패턴을 슬릿 모양으로 가공하여, 전술의 대들보 모양의 폴리이미드막(22, 25) 및 금속 시트(45)를 남기는 구조로 해도 된다. 그것에 의해서도 박막 시트(2)에 원하는 강성을 유지하는 것이 가능해진다. 이러한 슬릿 모양의 개구부(49)는, 도32를 이용해서 설명한 것 같은 레이저를 이용한 구멍뚫기 가공에 의해 형성함으로써, 가공에 필요로 하는 시간을 단축할 수 있다. 또한, 도6 및 도7을 이용해서 설명한 접착링(6) 및 누름구(9)가 평면 원형인 경우에는, 도 42에 도시한 바와 같이, 개구부(49)를 평면 원형의 패턴으로 해도 된다. 접착링(6) 및 누름구(9)가 평면 원형인 경우에, 개구부(49)가 평면 사각형의 패턴이면, 사각형 패턴의 각부 등에 소용없는 힘이 집중되는 것이 염려되지만, 평면 원형의 패턴으로 함으로써, 그러한 소용없는 힘의 집중을 막는 것이 가능해진다. 또한, 도3을 이용해서 설명한 것처럼, 검사 대상인 칩(CHP)은, 평면에서 단변 및 장변을 가지는 사각형인 것으로부터, 도44에 도시한 바와 같이, 개구부(49)를 단변 및 장변을 가지는 평면 사각형의 패턴으로 형성하고, 그 패턴 내에 있어서, 단변에 따른 방향으로 연장하는 복수의 대들보 모양으로 폴리이미드막(22, 25) 및 금속 시트(45)를 남기는 구조로 해도 된다. 그것에 의해, 박막 시트(2)에 원하는 강성을 유지하는 것이 가능해진다.

상기와 같은 본 실시 형태 2에 의해서도, 상기 실시 형태 1과 마찬가지의 효과를 얻을 수 있다.

(실시 형태 3)

도46은 본 실시 형태 3의 반도체 집적회로 장치를 형성한 칩의 주요부를 도시하는 단면도이며, 지면 좌측의 단면은 적층 배선이 형성된 영역을 나타내고, 지면 우측의 단면은 본딩 패드(이후, 단순히 패드라고 적는다)가 형성된 영역을 나타내고 있다.

예를 들면 p형의 단결정 Si(실리콘)으로 이루어지는 기판(81)의 주면에는 p형 웰(82)이 형성되어 있고, p형 웰의 소자 분리 영역에는 소자 분리 홈(83)이 형성되어 있다. 소자 분리 홈(83)은, 기판(81)을 에칭해서 형성한 홈에 산화 실리콘 등의 절연막(84)을 메워넣은 구성으로 되어 있다.

n채널형 MISFET(Qn)는, 주로 게이트 산화막(85), 게이트 전극(86) 및 LDD(Lightly Doped Drain)구조의 n형 반도체 영역(소스, 드레인)(87)으로 이루어진다. 게이트 전극(6)은, 예를 들면 P(인)이 도프된 저저항 다결정 실리콘막, WN(질화 텅스텐)막 및 W(텅스텐)막을 적층한 3층의 도전성막에 의해 형성되어 있다.

n채널형 MISFET의 상부에는, 산화 실리콘막(89)이 형성되어 있다. 이 산화 실리콘막(89)에는 n채널형 MISFET(Qn)의 n형 반도체 영역(소스, 드레인)(87)에 이르는 콘택트홀이 형성되어 있고, 그 콘택트홀의 내부에는, 배리어메탈(TiN/Ti)과 W막의 적층막으로 이루어지는 플러그(90)가 메워 넣어져 있다.

산화 실리콘막(89) 상에는, 제1층째의 배선(91)이 형성되어 있다. 이 배선(91)은, 예를 들면 Al을 주성분으로서 포함한 두꺼운 막 두께의 Al합금막(Cu(동) 및 Si를 포함한다)과 이 Al합금막을 끼우는 얇은 막 두께의 Ti막 및 TiN막으로 이루어지는 3층의 도전성막에 의해 형성되어 있다. 또한, 배선(91)은, 상기 플러그(90)를 통해서 n채널형 MISFET(Qn)의 n형 반도체 영역(소스, 드레인)(87)의 한쪽과 전기적으로 접속되어 있다.

배선(91)의 상부에는, 산화 실리콘막(92)이 형성되어 있다. 이 산화 실리콘막(92)에는 배선(91)에 이르는 콘택트홀이 형성되어 있고, 그 콘택트홀의 내부에는, 상기 플러그(90)와 마찬가지로 배리어 메탈(TiN/Ti)과 W막의 적층막으로 이루어지는 플러그(93)가 메워 넣어져 있다.

산화 실리콘막(92) 상에는, 배선(91)과 마찬가지의 구성의 제2층째의 배 선(94)이 형성되어 있다. 이 배선(94)는, 상기 플러그(93)를 통해서 배선(91)과 전기적으로 접속되어 있다.

배선(94) 상에는, 산화 실리콘막(95)이 형성되어 있다. 이 산화 실리콘막(95)에는 배선(94)에 이르는 콘택트홀(96)이 형성되어 있고, 그 내부에는, 상기 플러그(90, 93)와 마찬가지로 배리어메탈(TiN/Ti)과 W막의 적층막으로 이루어지는 플러그(97)가 메워 넣어져 있다.

산화 실리콘막(95) 상에는, 배선(91, 94)과 마찬가지의 구성의 제3층째의 배선(98A, 98B)이 형성되어 있다. 적층 배선이 형성된 영역에 배치된 배선(98A)은, 플러그(97)를 통해서 배선(94)과 전기적으로 접속되어 있다. 또한, 배선(98B)은, 패드가 형성된 영역에 배치되어 있다.

배선(98) 상에는, 플라즈마 중에서 형성된 산화 실리콘막(99, 100)이 적층되어 있다. 적층 배선이 형성된 영역에 있어서, 산화 실리콘막(99, 100)에는 배선(98A)에 이르는 콘택트홀(101A)이 형성되어 있고, 그 내부에는, 상기 플러그(90, 93, 97)와 마찬가지로, 얇은 막 두께의 배리어메탈(TiN/Ti)과 두꺼운 막 두께의 W막의 적층막으로 이루어지는 플러그(102A)가 메워 넣어져 있다. 한편, 패드가 형성된 영역에서는, 산화 실리콘막(99, 100)에는 배선(98B)에 이르는 콘택트홀(101B)이 형성되어 있고, 그 내부에는 배리어 메탈(TiN/Ti)과 W막의 적층막으로 이루어지는 플러그(102B)가 메워 넣어져 있다.

적층 배선이 형성된 영역에 있어서는, 산화 실리콘막(100) 상에 제4층째의 배선(103)이 형성되어 있다. 또한, 플러그(102B)의 상부에는 패드(패드 전극)(BP) 가 형성되어 있다.

상기 배선(103)은, 두꺼운 막 두께의 Al합금막과 이 Al합금막을 끼우는 얇은 막 두께의 Ti막 및 TiN막으로 이루어지는 3층의 도전성막으로 형성되어 있다. 이 배선(103)은, 상기 플러그(102A)를 통해서 배선(98A)과 전기적으로 접속되어 있다. 또한, 패드(BP)는, 3층의 도전성막에 의해 구성된 상기 배선(103)과 동일한 공정으로 형성된 배선을 이용해서 형성된다.

제4층째의 배선(103) 및 패드(BP)의 상부에는, 예를 들면 산화 실리콘막(104A)과 질화 실리콘막(104B)을 적층한 2층의 절연막에 의해 구성되는 표면 보호막(104)이 형성되어 있다. 또한, 패드(BP)의 상부에 있어서, 이 표면 보호막(104)에는 패드(BP)에 이르는 개구부(105)가 형성되어 있다.

본 실시 형태 3의 칩은, 본딩 와이어(도시는 생략)를 이용해서 실장된다. 이러한 칩에 대해서도 상기 실시 형태 1, 2에서 설명한 프로브 카드를 이용해서 프로브 검사를 실시할 수 있다. 그 때, 상기 실시 형태 1, 2에서 설명한 프로브(7)(도7 참조)가 접촉하는 것은 패드(BP)이다. 프로브 검사가 종료한 후, 기판(81)을 각각의 칩으로 분할하고, 본딩 와이어를 패드(BP)와 실장 기판(도시 생략)에 접속함으로써 칩을 실장 기판에 실장한다.

상기와 같은 본 실시 형태 3에 의해서도, 상기 실시 형태 1, 2와 마찬가지의 효과를 얻을 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 근거해서 구체적으로 설명했는데, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하 지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.

예를 들면, 상기 실시 형태에서는, 박막 시트에 형성된 프로브를 범프 전극에 접촉시켜 프로브 검사를 실시하는 경우에 대해서 설명했지만, 범프 전극을 형성하기 전에, 범프 전극 밑에 배치되는 패드에 프로브를 접촉시켜 프로브 검사를 실시해도 된다.

본 발명의 반도체 집적회로 장치의 제조 방법은, 예를 들면 반도체 집적회로 장치의 제조 공정에 있어서의 프로브 검사 공정에 넓게 적용할 수 있다.

Claims

반도체 집적회로 장치의 제조 방법이며,

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적회로가 형성되어, 주면 상에 있어서 상기 반도체 집적회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정과,

(b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속해서 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향해서 상기 제1 배선 기판에 보유된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 상기 제1 배선 기판으로부터 이격해서 보유하는 접착링과, 상기 제1 시트 중 상기 제1 영역을 이면측으로부터 압출하는 압출 기구와, 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시킬 때의 콘택트 가압량을 제어하는 가압 기구를 가지는 제1 카드를 준비하는 공정과,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적회로의 전기적 검사를 행하는 공정을 포함하며,

상기 압출 기구에 의한 상기 제1 영역의 압출량과 상기 가압 기구에 의한 상기 콘택트 가압량은, 각각 독립적으로 제어되는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
제1항에 있어서, 상기 접촉 단자의 선단은, 상기 접착링으로부터 압출되어 있는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
제1항에 있어서, 상기 (c) 공정 시에 있어서, 1개의 상기 접촉 단자에 가해지는 하중은 3g 미만인 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
제1항에 있어서, 상기 반도체 웨이퍼의 상기 주면 상에는, SiO₂와 비교해서 유전률이 낮은 절연막이 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
제1항에 있어서, 상기 반도체 집적회로는, 상기 제1 전극 밑에 배치되어 있는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
제1항에 있어서, 상기 제1 전극은, 금을 주성분으로 한 돌기 전극 또는 알루미늄을 주성분으로 한 패드 전극인 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
반도체 집적회로 장치의 제조 방법이며,

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적회로가 형성되고, 주면 상에 있어서 상기 반도체 집적회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정과,

(b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속해서 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향해서 상기 제1 배선 기판에 보유된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 상기 제1 배선 기판으로부터 이격해서 보유하는 접착링과, 상기 제1 시트 중 상기 제1 영역을 이면측으로부터 압출하는 압출 기구와, 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시킬 때의 콘택트 가압량을 제어하는 가압 기구를 가지는 제1 카드를 준비하는 공정과,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적회로의 전기적 검사를 행하는 공정을 포함하며,

상기 압출 기구는, 상기 제1 시트의 상기 제1 영역의 상기 이면측에 첩부되고,

상기 압출 기구에 의한 상기 제1 영역의 압출량과 상기 가압 기구에 의한 상기 콘택트 가압량은, 각각 독립적으로 제어되는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
제7항에 있어서, 상기 접촉 단자의 선단은, 상기 접착링으로부터 압출되어 있는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
제7항에 있어서, 상기 (c) 공정 시에 있어서, 1개의 상기 접촉 단자에 가해지는 하중은 3g미만인 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
제7항에 있어서, 상기 반도체 웨이퍼의 상기 주면 상에는, SiO₂와 비교해서 유전률이 낮은 절연막이 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
제8항에 있어서, 상기 반도체 집적회로는, 상기 제1 전극 밑에 배치되어 있는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
제9항에 있어서, 상기 제1 전극은, 금을 주성분으로 한 돌기 전극 또는 알루미늄을 주성분으로 한 패드 전극인 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.