JP5921475B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明の実施形態は、カーボンナノチューブを用いた半導体装置及びその製造方法に関する。

低抵抗配線材料として期待されるカーボンナノチューブ（ＣＮＴ：Carbon Nanotube）を用いた半導体装置が開発されている。この半導体装置において、カーボンナノチューブをコンタクトとして用いる場合、長距離配線において低抵抗な配線を実現できる。

例えば、３次元デバイス等の高アスペクト比のコンタクトを形成する場合、様々な高さや径のコンタクトを同一層内に形成する必要がある。この場合、高さが高く径の大きいコンタクトでは、カーボンナノチューブを用いることにより、ビアの低抵抗化が期待できる。しかし、高さが低く微細なコンタクトでは、カーボンナノチューブを適用した場合、ビア抵抗を従来の金属材料と同等又はそれ以下にすることは困難である。

特開２０１０−２２５７０１号公報

ビアの低抵抗化を図ることが可能な半導体装置及びその製造方法を提供する。

実施形態による半導体装置は、第１の配線と、前記第１の配線と同一層に配置された第２の配線と、前記第１の配線の底面に接続され、カーボンナノチューブで形成された長さが５００ｎｍ以上の第１のビアと、前記第２の配線の底面に接続され、金属で形成された長さが５００ｎｍ未満の第２のビアと、を具備する。前記第１のビアは前記第２のビアより太い。

一実施形態に係る半導体装置の概略的な構造を示す断面図。 一実施形態に係るビア抵抗のバリスティック長依存性を示す図。 一実施形態に係る半導体装置の製造工程を示す断面図。 図３に続く、一実施形態に係る半導体装置の製造工程を示す断面図。 図４に続く、一実施形態に係る半導体装置の製造工程を示す断面図。 図５に続く、一実施形態に係る半導体装置の製造工程を示す断面図。 図６に続く、一実施形態に係る半導体装置の製造工程を示す断面図。 図７に続く、一実施形態に係る半導体装置の製造工程を示す断面図。 図８に続く、一実施形態に係る半導体装置の製造工程を示す断面図。 図９に続く、一実施形態に係る半導体装置の製造工程を示す断面図。 図１０に続く、一実施形態に係る半導体装置の製造工程を示す断面図。

以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］概要
近年、低抵抗材料として、フラーレンのような新規炭素材料が、配線材料に応用されている。特に、コンタクトプラグへの応用としては、カーボンナノチューブ（ＣＮＴ）が検討されている。カーボンナノチューブとは、ベンゼン環が平面状に規則的に並んだ膜の積層炭素材料であるグラフェンが、直径１０〜１００ｎｍの筒状構造になっている炭素材料である。グラフェンとは、ベンゼン環が平面状に規則的に並んだ膜が、１〜１００層程度積層した極めて薄い炭素材料である。

カーボンナノチューブは、その量子化伝導特性により、金属配線に替わるＬＳＩ用の低抵抗配線として使用することが期待できる。特に、バリスティック（Ballistic）長が非常に長い（約１００ｎｍ〜１ｕｍ）ため、長距離配線の電気伝導においてより有利である。さらに、カーボンナノチューブの構造が筒状であり、ＣＶＤ（Chemical Vapor Deposition）法で垂直に成膜することが可能であることから、カーボンナノチューブは、縦方向配線の形成プロセスと優れた整合性を持つ。このように、カーボンナノチューブは、縦方向配線として優れた電気特性を有する材料であり、特に長距離配線において低抵抗な配線を実現する可能性がある。

一方、通常の微細配線接続に用いられるような短く径が小さいコンタクトにカーボンナノチューブを用いた場合、形成可能なカーボンナノチューブの本数が制限され、カーボンナノチューブのバリスティック長を活かすことができない。このため、金属ビアと同等の抵抗を実現するためには、さらなる低抵抗化が求められる。

特に、長距離コンタクトによる接続を必要とする３次元デバイスの中には、長距離コンタクトと同一層内に、微細な低抵抗コンタクトを必要とするデバイスも多い。この場合、同一層内にて、長距離コンタクトの低抵抗化と微細コンタクトの低抵抗化とを実現することが重要である。

そこで、本実施形態は、３次元デバイス等の複数の高さや径のコンタクトビアが同一層に存在する半導体装置において、長距離コンタクトにはカーボンナノチューブビアを用い、微細コンタクトには金属ビアを用いることで、同一層内にカーボンナノチューブビアと金属ビアとが混在する構造を提案する。

尚、本実施形態では、異なる金属配線層同士を接続する部材及びトランジスタ等の素子と金属配線層とを接続する部材の両方をビアと称するが、本実施形態のビアは、トランジスタ等の素子と金属配線とを接続するコンタクトも含まれる。

［２］構造
図１を用いて、一実施形態に係る半導体装置の概略的な構造について説明する。本実施形態の半導体装置は、例えば、ＬＳＩの多層配線を備えた３次元デバイスである。

図１に示すように、トランジスタやキャパシタ等の半導体素子（図示せず）が形成された半導体基板１上に、複数の電極２及び複数の配線１２、２０、２１が形成されている。周辺回路領域では、配線２０と配線１２との間、配線２０と半導体基板１上の半導体素子との間及び配線２０と電極２との間を接続するためのカーボンナノチューブビア３０が形成されている。メモリセル領域では、ビア３を介して配線２１と半導体基板１上の半導体素子との間を接続するための金属ビア４０が形成されている。

カーボンナノチューブビア３０は、金属ビア４０より長く（高く）、金属ビア４０より太い（径が大きい）。つまり、ビア高さが高く径の大きいビアホール１４に対しては、カーボンナノチューブビア３０が形成され、ビア高さが低く微細なビアホール１８に対しては、金属ビア４０が形成されている。

カーボンナノチューブビア３０及び金属ビア４０は、同一層（同一レイヤー、同一レベル）に形成されている。換言すると、カーボンナノチューブビア３０及び金属ビア４０は、同一層に形成された配線２０、２１に接続されている。配線２０、２１は、同じ絶縁膜１１の上面上に形成されており、同じ高さに配置されている。配線２０の底面の高さは、配線２１の底面の高さと同じである。カーボンナノチューブビア３０の上面の高さは、金属ビア４０の上面の高さと同じである。カーボンナノチューブビア３０の底面の高さは、金属ビア４０の底面の高さは異なる。カーボンナノチューブビア３０の底面は、金属ビア４０の底面より半導体基板１に近い。カーボンナノチューブビア３０は、例えば、コントロールゲート電極や半導体基板１上の半導体素子に接続されるビアである。

カーボンナノチューブビア３０は、触媒下地層１５、触媒層１６及びカーボンナノチューブ１７で形成されている。触媒下地層１５は、ビアホール１４の底面及び側面に形成され、触媒層１６は、ビアホール１４の底面及び側面の触媒下地層１５上に形成され、カーボンナノチューブ１７は、ビアホール１４の底面の触媒層１６から垂直方向に伸びて（成長して）ビアホール１４内を埋め込んでいる。

触媒下地層１５は、カーボンナノチューブ１７の形成を容易にするための補助膜であり、カーボンナノチューブ１７の均一成長を促進し、周囲の絶縁膜や下層コンタクト中への触媒の拡散を防止する。触媒下地層１５の材料としては、例えば、Ｔａ，Ｔｉ，Ｒｕ，Ｗ，Ａｌ等、これらの材料の窒化物や酸化物、又は、これらの材料を含む積層材料が挙げられる。

触媒層１６は、カーボンナノチューブ１７を成長させるために必要な層である。触媒層１６の材料としては、Ｃｏ，Ｎｉ，Ｆｅ，Ｒｕ，Ｃｕ等の単体金属、少なくともこれらの材料のいずれかを含む合金、又は、これらの材料の炭化物等が挙げられる。触媒層１６は、分散状態となった不連続膜であることが望ましい。これにより、ビアホール１４内に高密度のカーボンナノチューブ１７を成長させることができる。触媒層１６を不連続膜とする場合、例えば膜厚は５ｎｍより小さいことが望ましい。

カーボンナノチューブ１７は、電気伝導層となる。カーボンナノチューブ１７を固定化する目的で、例えばＣＶＤ法により形成した絶縁膜や金属がカーボンナノチューブ１７に埋め込まれていてもよい。

金属ビア４０の材料としては、例えば、Ｗ，Ｃｕ，Ｎｉ，Ａｌ等が挙げられる。

配線２１は、金属ビア４０を構成する金属膜と異なる金属膜で別に形成されてもよい。配線２０、２１は、金属ビア４０を構成する金属膜と同じ金属膜で形成されてもよい。

尚、図示せぬ拡散防止層（Diffusion Barrier）が配線構造を被覆するように成膜されてもよい。拡散防止層には、例えばＳｉＮ等が用いられる。

また、カーボンナノチューブビア３０が形成される領域は周辺回路領域に限定されず、金属ビア４０が形成される領域はメモリセル領域に限定されない。カーボンナノチューブビア３０及び金属ビア４０がそれぞれ形成される領域は、メモリセル領域、周辺回路領域及び選択ゲート領域のいずれかの領域でもよいし、これらの中の同じ領域内に混在してもよい。

［２−１］ビアの高さ
図２を用いて、本実施形態の半導体装置に用いるカーボンナノチューブビア３０の高さについて説明する。

本実施形態は、長距離配線においてはカーボンナノチューブの方が金属より抵抗が低く、短距離配線においては金属の方がカーボンナノチューブより抵抗が低いことを利用した低抵抗配線構造である。

ここで、長距離配線と短距離配線との境界線は、カーボンナノチューブのバリスティック長によって決まる。

図２は、ビア抵抗のバリスティック長依存性の試算を示す。本図では、多層のカーボンナノチューブの層数Ｎが４、８、１６、３２、６４の場合を例に挙げ、カーボンナノチューブが最密に充填されたと仮定した場合のビア径が８０ｎｍ、高さｈが２４００ｎｍ、アスペクト比（Ａ／Ｒ）が３０のカーボンナノチューブビア抵抗を示している。また、通常のビア材料として用いられているＷ（タングステン）を比較対象としている。

図２に示すように、いずれの層数Ｎのカーボンナノチューブも、バリスティック長が長くなるにしたがって、ビア抵抗が低下している。一方、Ｗのビア抵抗は、長さに依存せず、ビア抵抗が一定（約３００Ω）となっている。

このような関係の下、長尺でも安定的に自立可能と考えられる１６〜３２層程度のカーボンナノチューブのビア抵抗が、Ｗのビア抵抗より低くなるのは、バリスティック長が５００ｎｍ以上であることが分かる。よって、カーボンナノチューブにおけるビア抵抗のバリスティック長依存性により、高さが５００ｎｍ以上のビアに対しては、カーボンナノチューブビアを形成することが有効である。一方、高さが５００ｎｍ（例えば、ビア径＝８０ｎｍ、Ａ／Ｒ＝６）未満のビアに対しては、カーボンナノチューブのビア抵抗は高さによらず一定（例えば、６４５０Ω／本数・層数）となり、Ｗビアの方が低抵抗となる。

以上のように、バリスティック長が５００ｎｍのカーボンナノチューブを用いる場合、ビア高さが５００ｎｍ以上のビアに関しては、カーボンナノチューブの方が従来の金属材料よりも低抵抗化が可能である。しかし、ビア高さが５００ｎｍ未満では、カーボンナノチューブ内での電子の散乱がないため、抵抗は一定になる。このため、カーボンナノチューブの場合、ビア高さが低くなればなるほど、金属ビアに比べて低抵抗化が困難となる。従って、ビア高さが５００ｎｍ未満のビアに関しては、従来の金属材料の方がカーボンナノチューブよりも低抵抗化に有効である。

そこで、本実施形態では、ビア高さが５００ｎｍ未満のビアでは金属ビア４０を用い、ビア高さが５００ｎｍ以上のビアではカーボンナノチューブビア３０を用いるとよい。

［２−２］ビアの径
カーボンナノチューブビア３０の場合、ビア側壁に触媒層１６及び下地層１５が形成されること、金属的な電気特性を有するカーボンナノチューブの径が２０ｎｍ以上であることから、カーボンナノチューブを微細なビアに適用することが困難である。

例えば、ビア側壁の触媒層１６及び下地層１５等のトータルの膜厚が２０ｎｍの場合、径が６０ｎｍ以下のビアでは、所望のカーボンナノチューブ１７を形成することができない。

そこで、本実施形態では、ビア径が６０ｎｍ未満のビアでは金属ビア４０を用い、ビア径が６０ｎｍ以上のビアではカーボンナノチューブビア３０を用いるとよい。

［３］製造方法
図３（ａ）及び（ｂ）から図１１（ａ）及び（ｂ）を用いて、一実施形態に係る半導体装置の製造方法について説明する。尚、各図（ａ）は、例えば周辺回路領域であり、各図（ｂ）は、例えばメモリセル領域である。

まず、図３（ａ）及び（ｂ）に示すように、トランジスタやキャパシタ等の半導体素子（図示せず）が形成された半導体基板（図示せず）上に絶縁膜１１が形成され、この絶縁膜１１内に半導体素子に接続する配線１２、１３が形成される。絶縁膜１１には、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を用い、配線１２、１３の導電材料には、例えばＷ，Ｃｕ，Ａｌの単体金属を用いる。ここで、配線１２と配線１３とは、太さや幅、形成されるレイヤー等が異なる。例えば、配線１２は、配線１３と比べて、太く、幅が広く、基板に近い深い位置に形成される。

次に、配線１２、１３及び絶縁膜１１上に、上層配線のビアを形成するための絶縁膜１１が形成される。この絶縁膜１１は、例えばＳｉＯＣ膜からなる。絶縁膜１１は、例えばＣＶＤ法や塗布法により成膜される。この絶縁膜１１は、誘電率を下げる目的で微小空孔（Ｐｏｒｅ）を含んだ膜であってもよい。

次に、絶縁膜１１のＲＩＥ（Reactive Ion Etching）ダメージ及びＣＭＰ（Chemical Mechanical Polish）ダメージに対する保護膜として、キャップ膜（図示せず）が形成される。キャップ膜は、例えばＳｉＯ_２やＳｉＯＣ膜である。キャップ膜は、絶縁膜１１がＲＩＥダメージに強い膜（例えばＴＥＯＳ膜）や微小空孔（Ｐｏｒｅ）を含まないＳｉＯＣ膜の場合には、特に成膜しなくてもよい。以上までのプロセスは既存の配線形成の方法と変わらない。

次に、図４（ａ）に示すように、キャップ膜上にレジスト（図示せず）が塗布され、リソグラフィの工程を経て、レジストがパターニングされる。このパターニングされたレジストをマスクとして、絶縁膜１１がＲＩＥにより加工される。これにより、絶縁膜１１内に、配線１２の表面を露出するビアホール１４が形成される。尚、この際、図４（ｂ）に示すように、配線１３の表面を露出するビアホールは形成されない。

次に、図５（ａ）及び（ｂ）に示すように、例えばＣＶＤ法を用いて、ビアホール１４の底面の配線１２の露出面上、ビアホール１４の側面の絶縁膜１１上及び絶縁膜１１の上面上に、触媒の下地層１５が形成され、この下地層１５上に触媒層１６が形成される。

ここで、下地層１５は、カーボンナノチューブ１７の作製を容易にするための補助膜となる。下地層１５は、ビアホール１４の底面の部分と絶縁膜１１の上面上の部分が、均一な膜厚で形成されることが望ましい。触媒層１６は、カーボンナノチューブ１７の成長のために用いられる。触媒層１６は、高密度なカーボンナノチューブ１７を成長させるために、分散状態となった不連続膜であることが望ましい。

次に、図６（ａ）及び（ｂ）に示すように、ビアホール１４の底面の触媒層１６及び絶縁膜１１の上面の触媒層１６から、電気伝導層となるカーボンナノチューブ１７が成長される。カーボンナノチューブ１７の成膜には、例えばＣＶＤ法を用いる。ＣＶＤ法の炭素源には、メタン、アセチレン等の炭化水素系ガス又はその混合ガスを使用し、キャリアガスには、水素や希ガスを使用する。例えば、処理温度の上限は１０００℃程度、下限は２００℃程度であり、成長温度は３５０度程度が望ましい。リモートプラズマを使用し、さらにイオン、電子を除去するために、基板上部に電極（図示せず）を設置し、電圧を印加するのも効果的である。この場合、印加電圧は０〜±１００Ｖ程度が好ましい。その後、ＳＯＤ（Spin on Direct；塗布膜）のＳｉＯ_２膜等を、カーボンナノチューブ１７中に含浸させ、カーボンナノチューブ１７を固定する。

次に、図７（ａ）及び（ｂ）に示すように、例えばＣＭＰにより、絶縁膜１１の上面上に余剰に形成されているカーボンナノチューブ１７、触媒層１６及び下地層１５が除去される。この時、低誘電率化の目的で、キャップ絶縁膜も除去されてもよい。このようにして、絶縁膜１１内にカーボンナノチューブビア３０が形成される。

次に、図８（ｂ）に示すように、絶縁膜１１上にレジスト（図示せず）が塗布され、リソグラフィの工程を経て、レジストがパターニングされる。このパターニングされたレジストをマスクとして、絶縁膜１１がＲＩＥにより加工される。これにより、絶縁膜１１内に、配線１３の表面を露出するビアホール１８が形成される。尚、この際、図８（ａ）の領域はレジストで覆われている。

次に、図９（ａ）及び（ｂ）に示すように、絶縁膜１１上に金属膜１９が形成され、この金属膜１９でビアホール１８が埋め込まれる。金属膜１９の材料としては、例えば、Ｗ，Ａｌ，Ｃｕ等が挙げられる。ここで、金属膜１９の下に図示せぬバリアメタル層を形成してもよい。バリアメタル層の成膜法には、例えばＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ法、原子層気相成長法等が用いられる。バリアメタル層の材料には、例えばＴａ，Ｔｉ，Ｒｕ，Ｃｏ，Ｍｎ等や、これら元素の窒化物や酸化物が用いられる。

次に、図１０（ａ）及び（ｂ）に示すように、金属膜１９上にレジスト（図示せず）が塗布され、リソグラフィの工程を経て、ＲＩＥにより金属膜１９が加工される。これにより、カーボンナノチューブビア３０に接続する配線２０、配線１３に接続する金属ビア４０、金属ビア４０に接続する配線２１が形成される。

尚、配線２０、２１は、金属ビア４０と同じ金属膜１９で金属ビア４０と同時に形成することに限定されない。例えば、絶縁膜１１上に金属膜１９を形成した後、ＣＭＰで絶縁膜１１上の金属膜１９を除去し、金属ビア４０を形成する。その後、カーボンナノチューブビア３０及び金属ビア４０上に新たに金属膜を成膜し、この金属膜をＲＩＥ加工することで、配線２０、２１を形成してもよい。

最後に、図１１（ａ）及び（ｂ）に示すように、配線２０、２１及び絶縁膜１１上に絶縁膜２２が形成され、図示せぬ上部層が形成される。

［４］効果
本実施形態は、３次元デバイス等の複数の高さや径のビアが同一層に存在する半導体装置において、高さが高く径の大きいビアにはカーボンナノチューブビア３０を用い、高さが低く微細なビアには金属ビア４０を用い、同一層内にカーボンナノチューブビア３０と金属ビア４０とが混在する構造にする。このため、高さが高く径の大きいビアホール１４内には、カーボンナノチューブビア３０が形成されることにより、高さが高く径の大きいビアでの低抵抗化を実現しつつ、高さが低く微細なビアホール１８内には、金属ビア４０が形成されることにより、高さが低く微細なビアの抵抗上昇を回避することが可能である。よって、複数の高さや径のビアが同一層に存在する半導体装置において、このようなビアの全てを金属ビア又はカーボンナノチューブビアで形成する場合と比べて、高さが高く径の大きいビア及び高さが低く微細なビアの両方の低抵抗化を図ることができる。

また、カーボンナノチューブビア３０の場合、プロセス上、ビアホール１４の埋め込みはカーボンナノチューブ１７で行い、上層配線２０は別に形成する。そこで、本実施形態では、カーボンナノチューブビア３０の上層配線２０は、金属ビア４０及び上層配線２１の形成に用いる金属膜１９を用いることで、金属ビア４０及び上層配線２１と同時に形成することができる。よって、本実施形態の製造方法によれば、カーボンナノチューブビア３０の上層配線２０の形成を、金属ビア４０の一括でのビアホール１８の埋め込み及び上層配線２１の形成のプロセスと共存させることができる。

本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

以下に、本実施形態に含まれる発明を付記する。

（１） 第１の配線と、
前記第１の配線と同一層に配置された第２の配線と、
前記第１の配線の底面に接続され、カーボンナノチューブで形成された第１のビアと、
前記第２の配線の底面に接続され、金属で形成された第２のビアと、
を具備する半導体装置。

（２） 前記第１のビアの径は、６０ｎｍ以上であり、
前記第２のビアの径は、６０ｎｍ未満である、前記（１）に記載の半導体装置。

（３） 前記第１のビアの上面は、前記第２のビアの上面と同じ高さである、前記（１）に記載の半導体装置。

（４） 前記第１及び第２の配線は、前記金属で形成されている、前記（１）に記載の半導体装置。

（５） 第１の領域と第２の領域とを有する絶縁膜を形成する工程と、
前記第１の領域の前記絶縁膜内に第１のビアホールを形成する工程と、
前記第１のビアホール内に、カーボンナノチューブからなる第１のビアを形成する工程と、
前記第２の領域の前記絶縁膜内に第２のビアホールを形成する工程と、
前記第２のビアホール内に、金属からなる第２のビアを形成する工程と、
を具備する半導体装置の製造方法。

（６） 前記第２のビアホールを形成した後、前記第１及び第２の領域の前記絶縁膜上、前記第１のビア上及び前記第２のビアホール内に、前記金属からなる金属膜を形成する工程と、
前記金属膜を加工することで、前記第１のビアに接続する第１の配線を形成し、前記第２のビアホール内に前記第２のビアを形成し、前記第２のビアに接続する第２の配線を形成する工程と、
をさらに具備する、前記（５）に記載の半導体装置の製造方法。

（７） 前記第２のビアホールは、前記第１のビアを形成した後に形成する、前記（５）に記載の半導体装置の製造方法。

（８） 前記第１のビアは、前記第２のビアより長い、前記（５）に記載の半導体装置の製造方法。

（９） 前記第１のビアの長さは、５００ｎｍ以上であり、
前記第２のビアの長さは、５００ｎｍ未満である、前記（５）に記載の半導体装置の製造方法。

（１０） 前記第１のビアは、前記第２のビアより太い、前記（５）に記載の半導体装置の製造方法。

（１１） 前記第１のビアの径は、６０ｎｍ以上であり、
前記第２のビアの径は、６０ｎｍ未満である、前記（５）に記載の半導体装置の製造方法。

（１２） 前記第１のビアの上面は、前記第２のビアの上面と同じ高さである、前記（５）に記載の半導体装置の製造方法。

（１３） 前記第１のビアの底面は、前記第２のビアの底面より半導体基板に近い、前記（５）に記載の半導体装置の製造方法。

１１、２２…絶縁膜、１２、１３…配線、１４、１８…ビアホール、１５…下地層、１６…触媒層、１７…カーボンナノチューブ、１９…金属膜、２０、２１…配線、３０…カーボンナノチューブビア、４０…金属ビア。

Claims (9)

1. 第１の配線と、
   前記第１の配線と同一層に配置された第２の配線と、
   前記第１の配線の底面に接続され、カーボンナノチューブで形成された長さが５００ｎｍ以上の第１のビアと、
   前記第２の配線の底面に接続され、金属で形成された長さが５００ｎｍ未満の第２のビアと、
   を具備し、
   前記第１のビアは、前記第２のビアより太く、
   前記第１のビアは、周辺回路領域に形成され、
   前記第２のビアは、メモリセル領域に形成され、
   前記第１のビアは、ビアホールの底面及び側面に形成された下地層と、前記ビアホールの前記底面及び前記側面の前記下地層上に形成された触媒層と、前記触媒層から伸びて前記ビアホールを埋め込む前記カーボンナノチューブと、を有し、
   前記触媒層は、分散状態となった不連続膜である、半導体装置。
2. 第１の配線と、
   前記第１の配線と同一層に配置された第２の配線と、
   前記第１の配線の底面に接続され、カーボンナノチューブで形成された長さが５００ｎｍ以上の第１のビアと、
   前記第２の配線の底面に接続され、金属で形成された長さが５００ｎｍ未満の第２のビアと、
   を具備し、
   前記第１のビアは前記第２のビアより太い半導体装置。
3. 前記第１のビアの底面は、前記第２のビアの底面より半導体基板に近い、請求項２に記載の半導体装置。
4. 前記第１のビアは、周辺回路領域に形成され、
   前記第２のビアは、メモリセル領域に形成される、請求項２に記載の半導体装置。
5. 前記第１のビアは、ビアホールの底面及び側面に形成された下地層と、前記ビアホールの前記底面及び前記側面の前記下地層上に形成された触媒層と、前記触媒層から伸びて前記ビアホールを埋め込む前記カーボンナノチューブと、を有する、請求項２に記載の半導体装置。
6. 前記触媒層は、分散状態となった不連続膜である、請求項５に記載の半導体装置。
7. 前記第１のビアのビア径は６０ｎｍ以上であり、前記第１のビアのビア径は６０ｎｍ未満であることを特徴とする請求項１または２に記載の半導体装置。
8. 第１の領域と第２の領域とを有する絶縁膜を形成する工程と、
   前記第１の領域の前記絶縁膜内に第１のビアホールを形成する工程と、
   前記第１のビアホール内に、カーボンナノチューブからなる長さが５００ｎｍ以上の第１のビアを形成する工程と、
   前記第２の領域の前記絶縁膜内に前記第１のビアホールよりも径が小さい第２のビアホールを形成する工程と、
   前記第２のビアホール内に、金属からなる長さが５００ｎｍ未満の第２のビアを形成する工程と、
   を具備する半導体装置の製造方法。
9. 前記第１のビアのビア径は６０ｎｍ以上であり、前記第１のビアのビア径は６０ｎｍ未満であることを特徴とする請求項８に記載の半導体装置の製造方法。

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