JP2016171245A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】低抵抗なグラフェン層を含む配線を備える半導体装置を提供すること。【解決手段】半導体装置は配線１０を含む。配線１０は、触媒層３０１およびその上に設けられたグラフェン層４００とを含む。触媒層３０１は触媒領域１Ｃ〜５Ｃを含む。触媒領域１Ｃ〜５Ｃはその順で第１の方向に沿って配置され、触媒領域１Ｃ〜５Ｃは隣り合うもの同士が接している。触媒領域１Ｃ，３Ｃ，５Ｃの上面は触媒領域２Ｃ，４Ｃの上面よりも高く、触媒領域１Ｃ，３Ｃの間の距離および触媒領域３Ｃ，５Ｃの間の距離はグラフェンの平均自由長以上である。【選択図】 図２Ａ

Description

本発明の実施形態は、グラフェン層を含む半導体装置およびその製造方法に関する。

近年、ＬＳＩ配線構造において、配線の微細化が進み、電子の界面非弾性散乱による電気抵抗率の上昇、電流密度の増加、ストレスマイグレーションまたはエレクトロマイグレーションによる信頼性の劣化等の問題が生じている。ＬＳＩの配線材料として、低抵抗金属である銅が主に用いられているが、配線構造の微細化が進むと、上記問題が依然として発生する。

そこで、ＬＳＩの配線材料として、グラフェンを用いることが検討されている。グラフェンは、量子化伝導（いわゆる、Ballistic伝導）をすることが知られており、既存の金属材料に替わる超低抵抗材料として期待されている。

特開２０１２−０５４３０３号公報

本発明の目的は、低抵抗なグラフェン層を含む配線を備える半導体装置およびその製造方法を提供することにある。

実施形態の半導体装置は、半導体基板を含む基板と、前記基板上に設けられ、一つまたは複数の配線とを含む。前記一つまたは複数の配線の各々は、触媒層と、前記触媒層上に設けられたグラフェン層とを含む。前記触媒層は、第１、第２、第３、第４および第５の触媒領域を含み、前記第１、第２、第３、第４および第５の触媒領域はその順で第１の方向に沿って配置され、前記１、第３および第５の触媒領域は前記第２および第４の触媒領域よりも上面が高く、前記第１、第２、第３、第４および第５の触媒領域は隣り合うもの同士が接しており、かつ、前記第１の触媒領域と前記第３の触媒領域の間の距離および前記第３の触媒領域と前記第５の触媒領域の間の距離はグラフェンの平均自由長以上である。前記グラフェン層は、前記第２の触媒領域上に設けられた第１のグラフェン層と、前記第４の触媒領域上に設けられた第２のグラフェン層とを含む。

実施形態の半導体装置の製造方法は、半導体基板を含む基板上に、触媒層を形成する工程と、前記触媒層を加工することにより、前記触媒層の表面に連続した第１、第２、第３、第４および第５の触媒領域を形成する工程とを含む。前記第１、第２、第３、第４および第５の触媒領域はその順で第１の方向に沿って配置され、前記１、第３および第５の触媒領域は前記第２および第４の触媒領域よりも上面が高く、前記第１、第２、第３、第４および第５の触媒領域は隣り合うもの同士が接しており、かつ、前記第１および第３の触媒領域間の距離ならびに前記第３および第５の触媒領域間の距離はグラフェンの平均自由長以上である。前記製造方法は、さらに、前記１、第３および第５の触媒領域を成長起点としてグラフェンを成長させ、前記第２および第４の触媒領域上にグラフェン層を形成する工程と、前記グラフェン層および前記触媒層を加工することにより、前記第１の方向に延在する一つまたは複数の配線を形成する工程とを含む。

図１は、実施形態第に係る半導体装置を示す平面図である。 図２Ａは、図１のＡ−Ａ断面図である。 図２Ａは、図１のＢ−Ｂ断面図である。 図２Ｃは、図１のＣ−Ｃ断面図である。 図３は、実施形態に係る半導体装置の製造方法を説明するための平面図である。 図４は、図３のＡ−Ａ断面図である。 図５は、図３に続く実施形態に係る半導体装置の製造方法を説明するための平面図である。 図６は、図５のＡ−Ａ断面図である。 図７は、図５に続く実施形態に係る半導体装置の製造方法を説明するための平面図である。 図８は、図７のＡ−Ａ断面図である。 図９は、図７に続く実施形態に係る半導体装置の製造方法を説明するための平面図である。 図１０Ａは、図９のＡ−Ａ断面図である。 図１０Ｂは、図９のＢ−Ｂ断面図である。 図１０Ｃは、図９のＣ−Ｃ断面図である。 図１１は、図９に続く実施形態に係る半導体装置の製造方法を説明するための平面図である。 図１２Ａは、図１１のＡ−Ａ断面図である。 図１２Ｂは、図１１のＢ−Ｂ断面図である。 図１２Ｂは、図１１のＣ−Ｃ断面図である。 図１３は、他の実施形態に係る半導体装置を模式的に示す平面図である。 図１４は、実施形態に係るグラフェン配線およびそれに接続されるコンタクトプラグを模式的に示す断面図である。 図１５Ａは、他の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１５Ｂは、図１５Ａに続く他の実施形態に係る半導体装置の製造方法を説明するための断面図である。

以下、図面を参照しながら本発明の実施形態を説明する。図面は、模式的または概念的なものであり、各図面の寸法および比率等は、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号は同一または相当部分を付してあり、重複した説明は必要に応じて行う。

図１は、一実施形態に係る半導体装置の平面図を示している。図２Ａ、図２Ｂおよび図２Ｃは、それぞれ、図１のＡ−Ａ断面図、Ｂ−Ｂ断面図およびＣ−Ｃ断面図を示している。

本実施形態の半導体装置は、グラフェン層４００を含む配線（グラフェン配線）１０を備えている。図１には、三本のライン状のグラフェン配線１０が例示されている。これらのグラフェン配線１０は、その配線長手方向（第１の方向）に対して異なる方向（第２の方向）、ここでは、垂直方向に配置されている。

各グラフェン配線１０は、触媒下地層３００と、触媒下地層３００上に設けられた触媒層３０１と、触媒層３０１上に設けられたグラフェン層４００とを含む。

触媒層３０１は、凸状の触媒領域３０１ａとリセス状の触媒領域３０１ｂが交互に配置された構造を有する。図２Ａには、左から順に凸状の触媒領域３０１ａ（以下、第１の触媒領域１Ｃともいう）、リセス状の触媒領域３０１ｂ（以下、第２の触媒領域２Ｃともいう）、凸状の触媒領域３０１ａ（以下、第３の触媒領域３Ｃともいう）、リセス状の触媒領域３０１ｂ（以下、第４の触媒領域４Ｃともいう）、凸状の触媒領域３０１ａ（以下、第５の触媒領域５Ｃともいう）が示されている。

触媒領域１Ｃ〜５Ｃは上記第１の方向に沿って配置されている。触媒領域１Ｃ，３Ｃ，５Ｃは触媒領域２Ｃ，４Ｃよりも厚くかつ上面が高い。触媒領域１Ｃ〜５Ｃは隣り合うもの同士が接している。また、触媒領域１Ｃと触媒領域３Ｃとの間の距離ならびに触媒領域３Ｃと触媒領域５Ｃとの間の距離はグラフェンの平均自由長以上である。

複数のグラフェン配線１０において、図１に示すように、複数の触媒領域１Ｃは上記第２の方向に平行な図示しない第１の直線に沿って配列され、複数の触媒領域３Ｃは上記第２の方向に平行で上記第１の直線とは異なる図示しない第２の直線に沿って配置され、複数の触媒領域５Ｃは上記第２の方向に平行で上記第１および第２の直線とは異なる図示しない第３の直線に沿って配置されている。

グラフェン層４００は、リセス状の触媒領域３０１ｂ上に設けられ、隣り合う二つの凸状の触媒領域３０１ａを接続している。グラフェン配線１０は、複数のグラフェン層４００が凸状の触媒領域３０１ａを介して直列に接続された構造を有する。

図２Ａには、グラフェン層４００の上面が凸状の触媒領域３０１ａの上面と同じ高さの例が示されているが、グラフェン層４００の上面は凸状の触媒領域３０１ａの上面よりも低くても構わない。逆に、グラフェン層４００の上面は凸状の触媒領域３０１ａの上面よりも高くても構わない。

各グラフェン配線１０は、本実施形態では、図２Ａに示されるように、二本のコンタクトプラグ２０１の上面を接続している。コンタクトプラグ２０１の下面は基板１００に接続されている。

以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。

［図３、図４］
基板１００上に層間絶縁膜２００が形成される。基板１００は、例えば、シリコン基板等の半導体基板を含む。半導体基板上にはＭＯＳトランジスタやキャパシタ等の素子が形成されている。基板１００は、半導体基板上に設けられた配線をさらに備えていても構わない。配線は、例えば、ダマシン型構造を有する配線である。

その後、層間絶縁膜２００を貫通し、基板１００に接続されるコンタクトプラグ２０１が形成される。コンタクトプラグ２０１の下面は、例えば、基板１００内の図示しないＭＯＳトランジスタのソース領域もしくはドレイン領域、または、図示しない配線に接続される。コンタクトプラグ２０１の材料は、例えば、Ｃｕ、ＡｌもしくはＷ、または、その合金である。

また、コンタクトプラグ２０１中の材料（例えば、Ｃｕ）が層間絶縁膜２００中に拡散することを防止するために、コンタクトプラグ２０１をバリアメタル膜で覆っても構わない。

また、層間絶縁膜２００およびコンタクトプラグ２０１の上面は平坦化されている。この平坦化は、例えば、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより行われる。

［図５、図６］
層間絶縁膜２００およびコンタクトプラグ２０１の上面上に触媒下地層３００が形成される。触媒下地層３００の材料は、例えば、Ｔａ、Ｔｉ、Ｒｕ、ＷもしくはＡｌ、またはその窒化物もしくは酸化物である。触媒下地層３００は、上記材料を含む単層膜または積層膜である。触媒下地層３００は省くことも可能である。

触媒下地層３００上に触媒層３０１が形成される。触媒層３０１は触媒下地層３００を介してコンタクトプラグ２０１に接続される。したがって、本実施形態では、触媒層３０１は、触媒下地層３００およびコンタクトプラグ２０１を介して、基板１００に接続される。

触媒層３０１の材料は、例えば、Ｃｏ、Ｎｉ、Ｆｅ、ＣｕもしくはＲｕ、または、その合金もしくは炭化物である。触媒層３０１は、上記材料を含む単層膜または積層膜である。触媒層３０１が分散して微粒子化した状態では、グラフェンがうまく成長されず、または、グラフェン層が不連続となって形成される可能性がある。そのため、触媒層３０１は連続膜であることが望ましい。触媒層３０１が連続膜の形態を有するためには、例えば、触媒層３０１の厚さを０．５ｎｍ以上とする。

［図７、図８］
フォトリソグラフィプロセスおよびエッチングプロセスを用いて触媒層３０１の表面を部分的に薄くすることにより、触媒層３０１の表面上に複数の触媒領域３０１ａ，３０１ｂが形成される。上記エッチングプロセスは、例えば、ＲＩＥ（Reactive Ion Etching）プロセスである。

隣り合う二つの触媒領域３０１ａの間の距離Ｌ、言い換えれば、第１および第３の触媒領域１Ｃ，３Ｃならびに第１および第３の触媒領域３Ｃ，５Ｃの距離Ｌ１は、グラフェンの平均自由長以上であり、例えば、０．１μｍ以上、好ましくは１μｍ以上である。

本実施形態では、第１および第３の触媒領域１Ｃ，３Ｃの距離Ｌ１は第３および第５の触媒領域３Ｃ，５Ｃの距離Ｌ１と同じであるが、グラフェンの平均自由長以上であるかぎり、両者の距離は異なっていても構わない。

また、触媒領域３０１ａは、触媒領域３０１ｂ上に形成されるグラフェン層よりも抵抗が高い。そのため、配線抵抗の低減化の点では、触媒領域３０１ａの配線長手方向の寸法Ｄは小さいほうがよく、例えば、寸法Ｄは１００ｎｍ以下である。寸法Ｄは小さいので、触媒領域３０１ａ上にグラフェン層（不図示）が形成されたとしても、その配線長手方向の寸法も小さいので、当該グラフェン層による配線抵抗の増加の影響は小さい。

さらに、配線抵抗の低減化の点では、配線に占める第１の触媒領域３０１ａの割合は小さい方がよく、例えば、Ｄ／Ｌの比は１／１０以下である。

触媒領域３０１ａの高さＨは、グラフェン層の高さに対応して決められ、例えば、高さＨは１００ｎｍ以下（例えば２０ｎｍ）である。より詳細には、高さＨは、例えば、５ｎｍ以上５０ｎｍ以下である。

［図９、図１０Ａ、図１０Ｂ、図１０Ｃ］
カーボンを含むソースガスを用いた低温ＣＶＤ（Chemical Vapor Deposition）プロセスにより、低温（６５０℃以下（下限は例えば３００℃））でグラフェンを成長させることで、隣り合う触媒領域３０１ａの間の凹部を埋める、切れ目のない連続したグラフェン層４００が容易に形成される。

グラフェン層４００が形成されるメカニズムは、次のように考えられる。

上記低温ＣＶＤプロセス中において、触媒領域３０１ａの側面はグラフェンの成長起点として働く。上記ＣＶＤプロセスが行われている間は、ソースガス中のカーボンは触媒領域３０１ａの側面に供給される。その結果、触媒領域３０１ａの側面を成長起点としたグラフェンの成長が続き、切れ目のない連続したグラフェン層４００が得られる。すなわち、グラフェンの平均自由長以上の長さを有するグラフェン層４００を容易に形成することが可能となる。

なお、本願明細書において、グラフェンは、単層グラフェン、および、複数の単層グラフェンが堆積された層（積層グラフェン）の少なくとも一方を含む。また、グラフェン層は、グラフェンを含む層である。

［図１１、図１２Ａ、図１２Ｂ、図１２Ｃ］
フォトリソグラフィプロセスおよびエッチングプロセスを用いて、触媒下地層３００、触媒層３０１およびグラフェン層４００をパターニングすることにより、分割された触媒下地層３００、触媒層３０１およびグラフェン層４００を含むグラフェン配線１０が形成される。

本実施形態では、図９の触媒領域３０１ａの長手方向に対してグラフェン配線１０の長手方向が垂直になるように、触媒下地層３００、触媒層３０１およびグラフェン層４００は複数（図では３本）のライン状に分割（パターニング）される。

上述したように、グラフェン配線１０は、複数の（幅がグラフェンの平均自由長以上である）グラフェン層４００が触媒領域３０１ａを介して直列に接続された構造を有する。そのため、グラフェン配線１０の配線長は容易に長くできる。また、グラフェン層はある一定以下の幅では量子効果により幅によらず一定の抵抗値を有するので、グラフェン配線１０の幅は一定値以下でも構わない。以上のことから、グラフェン配線１０は、例えば、メモリデバイス内のメモリセル部に使用される、長さがｍｍオーダーの細いビット線に利用することができる。

上記エッチングプロセスにより触媒下地層３００、触媒層３０１およびグラフェン層４００の一部が除去され、その除去された部分下の層間絶縁膜２００の表面が露出される。

その後、層間絶縁膜２００、グラフェン層４００および触媒層３０１の上に層間絶縁膜４０１が形成され、ＣＭＰプロセスにより層間絶縁膜４０１の表面が平坦化されることを経て、図１、図２Ａ、図２Ｂ、図２Ｃに示された構造を有する半導体装置が得られる。

なお、図１３に示されるように、複数のグラフェン配線１０において、複数の触媒領域１Ｃは上記第１および第２の方向に非平行な図示しない第１の直線に沿って配列され、複数の触媒領域３Ｃは上記第１および第２の方向に非平行で上記第１の直線とは異なる図示しない第２の直線に沿って配置され、複数の触媒領域５Ｃは上記第１および第２の方向に非平行で上記第１および第２の直線とは異なる図示しない第３の直線に沿って配置されても構わない。

言い換えれば、図９の触媒領域３０１ａの長手方向に対してグラフェン配線１０の長手方向が非垂直になるように、触媒下地層３００、触媒層３０１およびグラフェン層４００をパターニングすることにより、グラフェン配線１０を形成しても構わない。

なお、触媒領域３０１ａ中に不純物を導入し、触媒領域３０１ａ内の自由電子の数を増やしても構わない。触媒領域３０１ａはグラフェン配線の一部を構成するので、自由電子の数を増やすことで、配線抵抗を低減できる。

不純物の導入は、例えば、イオン注入プロセスを用いて行われる。触媒領域３０１ａ，３０１中に不純物を導入するタイミングは、触媒領域３０１ａの表面が露出している間であれば特に限定はない。

また、触媒領域３０１ａが形成される前の触媒層３０１中に不純物を導入しても構わない。すなわち、触媒領域３０１ａに加えて触媒領域３０１ｂ中に不純物を導入しても構わない。この場合、触媒層３０１の形成の最中に不純物を導入しても構わないし、または、触媒層３０１の形成後に不純物を導入しても構わない。

また、図１４は、グラフェン配線１０上に接続されたコンタクトプラグ５０１を含むコンタクト構造の一例を示す断面図である。

コンタクトプラグ５０１は、グラフェン配線１０上に形成された層間絶縁膜５００を貫通してグラフェン配線１０に接続されている。より詳細には、コンタクトプラグ５０１は凸状の触媒領域３０１ａの上面に接続されている。すなわち、コンタクトプラグ５０１は、グラフェン層４００には接続されていない。その理由は、一般に、コンタクトプラグに使用される金属材料（例えば、Ａｌ、Ｗ、Ｔｉ）とグラフェンとのコンタクト抵抗は、上記金属材料と触媒層に使用される触媒材料とのコンタクト抵抗よりも高いからである。

なお、コンタクトプラグ５０１に使用される金属材料として、例えば、Ｗ等の高融点金属が好ましい。その理由は、高融点金属は一般に加工が容易だからである。コンタクトプラグ５０１は、例えば、Ｗを含むスパッタターゲットを用いたスパッタプロセスにより形成される。

図１５Ａおよび図１５Ｂは、第１および第２の触媒領域３０１ａ，３０１ｂを含む触媒層３０１の他の形成方法を説明するための断面図である。

まず、図１５Ａに示すように、フォトリソグラフィプロセスおよびエッチングプロセスを用いて、触媒領域３０１ａが形成される位置に対応する領域上に凸状のパターン２０が形成される。パターン２０の材料は、例えば、シリコン窒化物等の絶縁材料である。パターン２０は、例えば、絶縁膜を形成し、その絶縁膜をパターニングすることにより得られる。

次に、図１５Ｂに示すように、パターン２０の覆うように触媒下地層３００が全面（層間絶縁膜２００、コンタクトプラグ２０１）上に形成される。その後、触媒下地層３００上に触媒材料を堆積することにより、凸状の触媒領域３０１ａおよびリセス状の３０１ｂを含む触媒層３０１が得られる。

このようにして凸状の触媒領域３０１ａ下に凸状のパターン２０が設けられたグラフェン配線が得られる。このグラフェン配線の場合、凸状の触媒領域３０１ａを形成するために必要な触媒材料の量は、パターン２０の体積に対応する分だけ、減らすことが可能となる。

パターン２０の寸法および形状は、触媒層３０１に関しての高さＨ、距離Ｌおよび寸法Ｄが上述した値になるように決められる。

また、フォトリソグラフィプロセスおよびエッチングプロセスを用いる代わりに、ナノインプリトプロセスを用いて第１および第２の触媒領域３０１ａ，３０１ｂを含む触媒層３０１は形成されても構わない。ナノインプリトプロセスを用いると、Ｄ／Ｌの比が小さいパターン（孤立パターン）の場合でも、触媒領域３０１ａを容易に形成し得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

以上述べた実施形態の半導体装置およびその製造方法の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記１−２１で表現できる。

［付記１］
基板と、
前記基板上に設けられ、一つまたは複数の配線とを具備してなり、
前記一つまたは複数の配線の各々は、触媒層と、前記触媒層上に設けられたグラフェン層とを含み、
前記触媒層は、第１、第２、第３、第４および第５の触媒領域を含み、前記第１、第２、第３、第４および第５の触媒領域はその順で第１の方向に沿って配置され、前記１、第３および第５の触媒領域は前記第２および第４の触媒領域よりも上面が高く、前記第１、第２、第３、第４および第５の触媒領域は隣り合うもの同士が接しており、かつ、前記第１の触媒領域と前記第３の触媒領域の間の距離および前記第３の触媒領域と前記第５の触媒領域の間の距離はグラフェンの平均自由長以上であり、
前記グラフェン層は、前記第２の触媒領域上に設けられた第１のグラフェン層と、前記第４の触媒領域上に設けられた第２のグラフェン層とを含むことを特徴とする半導体装置。

［付記２］
前記複数の配線は、前記第１の方向とは異なる第２の方向に配列されていることを特徴とする付記１に記載の半導体装置。

［付記３］
前記複数の配線中の複数の前記第１の触媒領域は前記第２の方向に平行な第１の直線に沿って配列され、前記複数の配線中の複数の前記第３の触媒領域は前記第２の方向に平行で前記第１の直線とは異なる第２の直線に沿って配置され、前記複数の配線中の複数の前記第５の触媒領域は前記第２の方向に平行で前記第１および第２の直線とは異なる第３の直線に沿って配置されていることを特徴とする付記１に記載の半導体装置。

［付記４］
前記複数の配線中の複数の前記第１の触媒領域は前記第１および第２の方向に非平行な第１の直線に沿って配列され、前記複数の配線中の複数の前記第３の触媒領域は前記第１および第２の方向に非平行で前記第１の直線とは異なる第２の直線に沿って配置され、前記複数の配線中の複数の前記第５の触媒領域は前記第１および第２の方向に非平行で前記第１および第２の直線とは異なる第３の直線に沿って配置されていることを特徴とする付記１に記載の半導体装置。

［付記５］
前記複数の配線の幅は同じであることを特徴とする付記１ないし４のいずれか一つに記載の半導体装置。

［付記６］
前記配線は、前記触媒層下に設けられた触媒下地層をさらに含むことを特徴とする付記１ないし５のいずれか一つに記載の半導体装置。

［付記７］
前記第１の方向に対して垂直な方向における前記触媒下地層の長さは、前記第１の触媒領域、前記第３の触媒領域、前記第５の触媒領域、前記第１のグラフェン層および前記第２のグラフェン層の前記長さと同じであることを特徴とする付記６に記載の半導体装置。

［付記８］
前記１、第３および第５の触媒領域は前記第２および第４の触媒領域よりも厚いことを特徴とする付記１ないし７のいずれか一つに記載の半導体装置。

［付記９］
前記第１、第３および第５の触媒領域の下に設けられた凸状のパターンをさらに具備してなることを特徴とする付記１ないし８のいずれか一つに記載の半導体装置。

［付記１０］
前記第１、第３または第５の触媒領域の上面に接続されたプラグをさらに具備してなることを特徴とする付記１ないし９のいずれか一つに記載の半導体装置。

［付記１１］
前記プラグの材料は高融点金属を含むことを特徴とする付記１０に記載の半導体装置。

［付記１２］
前記複数の配線は、複数のビット線であることを特徴とする付記１ないし１１のいずれか一つに記載の半導体装置。

［付記１３］
前記第１、第３および第５の触媒領域は不純物を含むことを特徴とする付記１ないし１２のいずれか一つに記載の半導体装置。

［付記１４］
半導体基板を含む基板上に、触媒層を形成する工程と、
前記触媒層を加工することにより、前記触媒層の表面に連続した第１、第２、第３、第４および第５の触媒領域を形成する工程であって、前記第１、第２、第３、第４および第５の触媒領域はその順で第１の方向に沿って配置され、前記１、第３および第５の触媒領域は前記第２および第４の触媒領域よりも上面が高く、前記第１、第２、第３、第４および第５の触媒領域は隣り合うもの同士が接しており、かつ、前記第１および第３の触媒領域間の距離ならびに前記第３および第５の触媒領域間の距離はグラフェンの平均自由長以上である前記工程と、
前記１、第３および第５の触媒領域を成長起点としてグラフェンを成長させ、前記第２および第４の触媒領域上にグラフェン層を形成する工程と、
前記グラフェン層および前記触媒層を加工することにより、前記第１の方向に延在する一つまたは複数の配線を形成する工程とを具備してなることを特徴とする半導体装置の製造方法。

［付記１５］
前記複数の配線は、前記第１の方向とは異なる第２の方向に配列されていることを特徴とする付記１４に記載の半導体装置の製造方法。

［付記１６］
前記第１、第２、第３、第４および第５の触媒領域の各々は、前記第２の方向に沿って前記複数の前記配線の数に分割されることを特徴とする付記１５に記載の半導体装置の製造方法。

［付記１７］
前記触媒層を加工することは、フォトリソグラフィプロセスおよびエッチングプロセスを用いて行うことを特徴とする付記１４ないし１６のいずれか一つに記載の半導体装置の製造方法。

［付記１８］
前記触媒層を加工することは、ナノインプリントプロセスを用いて行うことを特徴とする付記１４ないし１６のいずれか一つに記載の半導体装置の製造方法。

［付記１９］
前記グラフェンを成長させる工程は、ＣＶＤプロセスを用いて行われることを特徴とする付記１４に記載の半導体装置の製造方法。

［付記２０］
前記ＣＶＤプロセスは低温ＣＶＤプロセスであることを特徴とする付記１９に記載の半導体装置の製造方法。

［付記２１］
前記低温ＣＶＤプロセスによる前記グラフェンの成長は６５０℃以下で行われることを特徴とする付記２０に記載の半導体装置の製造方法。

［付記２２］
前記１、第３および第５の触媒領域は前記第２および第４の触媒領域よりも厚いことを特徴とする付記１４ないし２１のいずれか一つに記載の半導体装置。

１Ｃ…第１の触媒領域、２Ｃ…第２の触媒領域、３Ｃ…第３の触媒領域、４Ｃ…第４の触媒領域、５Ｃ…第５の触媒領域、１０…グラフェン配線、２０…パターン、１００…基板、２００…層間絶縁膜、２０１…コンタクトプラグ、３００…触媒下地層、３０１…触媒層、３０１ａ…触媒領域、３０１ｂ…第２の触媒領域、４００…グラフェン層、４０１，５００…層間絶縁膜、５０１…コンタクトプラグ。

Claims (7)

1. 基板と、
   前記基板上に設けられ、一つまたは複数の配線とを具備してなり、
   前記一つまたは複数の配線の各々は、触媒層と、前記触媒層上に設けられたグラフェン層とを含み、
   前記触媒層は、第１、第２、第３、第４および第５の触媒領域を含み、前記第１、第２、第３、第４および第５の触媒領域はその順で第１の方向に沿って配置され、前記１、第３および第５の触媒領域は前記第２および第４の触媒領域よりも上面が高く、前記第１、第２、第３、第４および第５の触媒領域は隣り合うもの同士が接しており、かつ、前記第１の触媒領域と前記第３の触媒領域の間の距離および前記第３の触媒領域と前記第５の触媒領域の間の距離はグラフェンの平均自由長以上であり、
   前記グラフェン層は、前記第２の触媒領域上に設けられた第１のグラフェン層と、前記第４の触媒領域上に設けられた第２のグラフェン層とを含むことを特徴とする半導体装置。
2. 前記複数の配線は、前記第１の方向とは異なる第２の方向に配列されていることを特徴とする請求項１に記載の半導体装置。
3. 前記複数の配線中の複数の前記第１の触媒領域は前記第２の方向に平行な第１の直線に沿って配列され、前記複数の配線中の複数の前記第３の触媒領域は前記第２の方向に平行で前記第１の直線とは異なる第２の直線に沿って配置され、前記複数の配線中の複数の前記第５の触媒領域は前記第２の方向に平行で前記第１および第２の直線とは異なる第３の直線に沿って配置されていることを特徴とする請求項１に記載の半導体装置。
4. 前記複数の配線中の複数の前記第１の触媒領域は前記第１および第２の方向に非平行な第１の直線に沿って配列され、前記複数の配線中の複数の前記第３の触媒領域は前記第１および第２の方向に非平行で前記第１の直線とは異なる第２の直線に沿って配置され、前記複数の配線中の複数の前記第５の触媒領域は前記第１および第２の方向に非平行で前記第１および第２の直線とは異なる第３の直線に沿って配置されていることを特徴とする請求項１に記載の半導体装置。
5. 前記第１、第３および第５の触媒領域の下に設けられた凸状のパターンをさらに具備してなることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
6. 前記第１、第３または第５の触媒領域の上面に接続されたプラグをさらに具備してなることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
7. 半導体基板を含む基板上に、触媒層を形成する工程と、
   前記触媒層を加工することにより、前記触媒層の表面に連続した第１、第２、第３、第４および第５の触媒領域を形成する工程であって、前記第１、第２、第３、第４および第５の触媒領域はその順で第１の方向に沿って配置され、前記１、第３および第５の触媒領域は前記第２および第４の触媒領域よりも厚くかつ上面が高く、前記第１、第２、第３、第４および第５の触媒領域は隣り合うもの同士が接しており、かつ、前記第１および第３の触媒領域間の距離ならびに前記第３および第５の触媒領域間の距離はグラフェンの平均自由長以上である前記工程と、
   前記１、第３および第５の触媒領域を成長起点としてグラフェンを成長させ、前記第２および第４の触媒領域上にグラフェン層を形成する工程と、
   前記グラフェン層および前記触媒層を加工することにより、前記第１の方向に延在する一つまたは複数の配線を形成する工程とを具備してなることを特徴とする半導体装置の製造方法。

Images