JP2016058521A - 半導体装置およびその製造方法 - Google Patents

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Tatsuro Saito
達朗 斎藤
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政幸 北村
雄一 山崎
Yuichi Yamazaki
雄一 山崎
明広 梶田
Akihiro Kajita
明広 梶田
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Atsuko Sakata
敦子 坂田
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Tadashi Sakai
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Abstract

【課題】カーボンナノチューブを用いたプラグの抵抗の増加を抑制できる半導体装置を提供すること。
【解決手段】半導体装置は、第１の配線と、前記第１の配線上に設けられ、前記第１の配線に連通する貫通孔を有する絶縁膜と、前記貫通孔の底部の前記第１の配線上に設けられ、カーボンナノチューブの成長の触媒となり、連続膜の形態を有し、触媒材料および不純物を含む触媒層とを含む。前記半導体装置は、さらに、前記貫通孔内に設けられ、前記触媒層とコンタクトする、第１のプラグとしてのカーボンナノチューブ層と、前記第１の配線の上方に配置され、前記カーボンナノチューブ層を介して前記第１の配線に接続される第２の配線とを含む。
【選択図】 図１

Description

本発明の実施形態は、カーボンナノチューブを用いた半導体装置およびその製造方法に関する。
多層配線のビアホール内のプラグとして、カーボンナノチューブ（ＣＮＴ）層を使用することが提案されている。ＣＮＴ層を形成するプロセスは、例えば、複数の島状の触媒層を形成すること、および、各触媒層上にカーボンナノチューブを成長させることを含む。
特開２００９−２７１５７号公報
本発明の目的は、カーボンナノチューブを用いたプラグの抵抗の増加を抑制できる半導体装置およびその製造方法を提供することにある。
実施形態の半導体装置は、第１の配線と、前記第１の配線上に設けられ、前記第１の配線に連通する貫通孔を有する絶縁膜と、前記貫通孔の底部の前記第１の配線上に設けられ、カーボンナノチューブの成長の触媒となり、連続膜の形態を有し、触媒材料および不純物を含む触媒層とを含む。前記半導体装置は、さらに、前記貫通孔内に設けられ、前記触媒層とコンタクトする、第１のプラグとしてのカーボンナノチューブ層と、前記第１の配線の上方に配置され、前記カーボンナノチューブ層を介して前記第１の配線に接続される第２の配線とを含む。
実施形態の半導体装置の製造方法は、第１の配線上に絶縁膜を形成する工程と、前記絶縁膜中に前記第１の配線に連通する貫通孔を形成する工程と、前記貫通孔の底部の前記第１の配線上に、カーボンナノチューブの成長の触媒となり、連続膜の形態を有し、触媒材料および不純物を含む触媒層を形成する工程とを含む。前記半導体装置の製造方法は、さらに、前記触媒層からカーボンナノチューブを成長させ、前記貫通孔内に第１のプラグとしてのカーボンナノチューブ層を形成する工程と、前記第１の配線の上方に、前記カーボンナノチューブ層を介して前記第１の配線に接続される第２の配線を形成する工程とを含む。
図１は、第１の実施形態に係る半導体装置を模式的に示す断面図である。 図２は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図３は、図２に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図４は、図３に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図５は、図４に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図６は、図５に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図７は、図６に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図８は、図７に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図９は、図８に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１０は、第２の実施形態に係る半導体装置を模式的に示す断面図である。 図１１は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１２は、図１１に続く第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１３は、図１２に続く第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１４は、図１３に続く第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１５は、第３の実施形態に係る半導体装置を模式的に示す断面図である。 図１６は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１７は、図１６に続く第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１８は、図１７に続く第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１９は、図１８に続く第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図２０は、第４の実施形態に係る半導体装置を模式的に示す断面図である。 図２１は、第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図２２は、図２１に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図２３は、図２２に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図２４は、図２３に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図２５は、一実施形態に係るビア抵抗のバリスティック長依存性の試算を示す図である。
以下、図面を参照しながら本発明の実施形態を説明する。図面において、同一符号は同一符号または相当部分を付してあり、重複した説明は必要に応じて行う。
（第１の実施形態）
図１は、本実施形態の半導体装置を模式的に示す断面図である。
図中、１０１はシリコン基板やＳＯＩ基板等の基板を示しており、基板１０１にはトランジスタやキャパシタ等の半導体素子（図示せず）が形成されている。図中、１０２は、半導体素子の一部を構成する、基板１０１の表面に形成された不純物領域を示している。不純物領域１０２は、例えば、ＭＯＳトランジスタのソース領域またはドレイン領域である。
基板１０１上には層間絶縁膜２０１が設けられている。層間絶縁膜２０１中には不純物領域１０２に接続されるバリアメタル膜２０２およびコンタクトプラグ２０３が設けられている。バリアメタル膜２０２はコンタクトプラグ２０３の側面および底面を覆う。コンタクトプラグ２０３はバリアメタル膜２０２を介して不純物領域１０２に接続される。
層間絶縁膜２０１上には層間絶縁膜３０１が設けられている。層間絶縁膜３０１中には第１のバリアメタル膜３０２および第１の配線３０３が設けられている。第１のバリアメタル膜３０２は第１の配線３０３の底面および側面を覆う。第１の配線３０３は第１のバリアメタル膜３０２を介してバリアメタル膜２０２およびコンタクトプラグ２０３に接続される。
第１の配線３０３の上面に拡散防止層が設けられていても構わない。拡散防止層は、第１の配線３０３中の金属材料の拡散を防止する。拡散防止層の材料は、例えば、シリコン窒化物またはシリコン炭化窒化物を含む。
層間絶縁膜３０１、第１のバリアメタル膜３０２および第１の配線３０３の上には層間絶縁膜４０１が設けられている。層間絶縁膜４０１中には触媒層４０３およびビアプラグとしてのカーボンナノチューブの層（ＣＮＴ層）４０４が設けられている。触媒層４０３はＣＮＴ層４０４の側面および底面を覆う。ＣＮＴ層４０４は触媒層４０３を介して第１の配線３０３に接続される。
触媒層４０３はカーボンナノチューブを成長させるための触媒としての機能を有する。触媒層４０３は、触媒材料および不純物を含む。
触媒材料は、例えば、Ｃｏ、Ｎｉ、Ｆｅ、ＲｕおよびＣｕの少なくとも一つの金属を含む。触媒材料は、例えば、Ｃｏ、Ｎｉ、Ｆｅ、ＲｕおよびＣｕの少なくとも一つの金属の合金を含んでいても構わない。また、触媒材料は、上記金属の少なくとも一つを含み、さらに、上記合金の少なくとも一つを含んでいても構わない。触媒層４０３は、触媒材料以外の合金として、Ｓｉ、Ａｌ、Ｍｎ、Ｚｎ、Ｔｉ、Ｃｒ、Ａｕ、Ｍｏ、Ｗ、ＰｄおよびＡｇの少なくとも一つの元素の合金を含んでいても構わない。
不純物は、例えば、Ｏ、Ｎ、Ｆ、Ｐ、ＳおよびＣｌの少なくとも一つの元素を含む。また、不純物は、触媒材料の炭化物または窒化物を含み、さらに、上記元素のいずれかを含んでいても構わない。
触媒層４０３は、分散状態となった不連続膜ではなくて、連続膜の形態を有する。触媒層４０３の表面は凹凸領域を有する。参照符号１０は凹凸領域の凸領域を示している。
触媒層４０３の凸領域１０中の不純物の濃度は、触媒層４０３の他の領域よりも低い。言い換えれば、凸領域１０は他の領域よりも触媒材料の濃度が高い。凸領域１０は純触媒の領域であっても構わない。
本実施形態の場合、ＣＮＴ層４０４の底面の全体は触媒層４０３で覆われる。ＣＮＴ層４０４の底面の全体は触媒層４０３を介して第１の配線３０３（下地の導電層）に接続される。
一方、触媒層４０３が不連続膜の場合、仮にＣＮＴ層４０４と第１の配線３０３との間に合わせずれが生じた場合、ＣＮＴ層４０４の底面の一部は第１の配線３０３に接続されない部分が生じる可能性がある。これはＣＮＴ層４０４の部分（プラグ部分）での抵抗の増加を引き起こす。
本実施形態の場合、上記の通りに、触媒層４０３は連続膜であり、ＣＮＴ層４０４の底面の全体は触媒層４０３で覆われるので、仮にＣＮＴ層４０４と第１の配線３０３との間に合わせずれが生じた場合であっても、ＣＮＴ層４０４の底面は触媒層４０３を介して第１の配線３０３に電気的に接続されるため、プラグ部分での抵抗の増加は抑制される。
触媒層の下地としての触媒活性化層を形成する場合もある。本実施形態の触媒層４０３は、例えば、５ｎｍ以上の厚い連続膜として形成することもできる。触媒層４０３が厚い場合、触媒活性化層はなくても構わない。触媒活性化層がないと、その分、ＣＮＴ層４０４の体積を大きくでき、ＣＮＴ層４０４の部分での抵抗の増加は抑制される。
また、触媒活性化層を形成した場合であっても、仮にＣＮＴ層４０４と第１の配線３０３との間に合わせずれが生じた場合には、触媒層４０３が連続膜である場合の方が触媒層４０３が不連続膜の場合よりも、抵抗の増加を抑制することができる。すなわち、触媒層４０３が不連続膜の場合には、ＣＮＴ層４０４の合わせずれした部分は、触媒層４０３よりも高抵抗な層である触媒活性層を介して、第１の配線３０３に電気的に接続される。一方、触媒層４０３が連続膜の場合には、ＣＮＴ層４０４の合わせずれした部分は、触媒活性層よりも低抵抗な層である触媒層４０３に多くの電流が流れて、第１の配線３０３に電気的に接続されるため、抵抗の増加を抑制できる。
層間絶縁膜４０１、触媒層４０３およびＣＮＴ層４０４の上には層間絶縁膜５０１が設けられている。層間絶縁膜５０１中には第２のバリアメタル膜５０２および第２の配線５０３が設けられている。第２のバリアメタル膜５０２は第２の配線５０３の底面および側面を覆う。第２の配線５０３は第２のバリアメタル膜５０２を介して触媒層４０３およびＣＮＴ層４０４に接続される。
以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。
［図２］
周知のプロセスにより、基板１０１上にトランジスタやキャパシタ等の半導体素子（図示せず）が形成される。上記プロセスにより、基板１０１の表面に不純物領域１０２が形成される。
基板１０１上に層間絶縁膜２０１が形成され、続いて、不純物領域１０２に連通する接続孔が層間絶縁膜２０１中に形成され、その後、接続孔はバリアメタル膜２０２およびコンタクトプラグ２０３によって埋め込まれる。
バリアメタル膜２０２およびコンタクトプラグ２０３を形成する工程は、例えば、接続孔の底部および側壁を覆うように全面にバリアメタル膜を形成する工程と、接続孔を埋めるようにバリアメタル膜上に導電膜を形成する工程と、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、接続孔外のバリアメタル膜および導電膜を除去するとともに表面を平坦化する工程とを含む。
バリアメタル膜２０２の材料は、例えば、Ｔａ、Ｔｉ、Ｒｕ、Ｃｏ、Ｍｎ、または、これら元素の窒化物もしくは酸化物を含む。コンタクトプラグ２０３の材料は、例えば、Ｗ、ＣｕまたはＡｌを含む。コンタクトプラグ２０３の材料によっては、バリアメタル膜２０２は省くことも可能である。
バリアメタル膜２０２およびコンタクトプラグ２０３の露出面を覆うように層間絶縁膜２０１上に層間絶縁膜３０１が形成される。
［図３］
周知のダマシンプロセスにより、層間絶縁膜３０１中にバリアメタル膜２０２およびコンタクトプラグ２０３に接続されるダマシン配線（第１のバリアメタル膜３０２、第１の配線３０３）が形成される。ダマシン配線の代わりに、いわゆるＲＩＥ配線を用いても構わない。
第１のバリアメタル膜３０２の材料は、例えば、Ｔａ、Ｔｉ、Ｒｕ、Ｃｏ、Ｍｎ、または、これら元素の窒化物もしくは酸化物を含む。第１の配線３０３の材料（配線材料）は、例えば、Ｗ、ＣｕまたはＡｌの単体金属を含む。配線材料によっては第１のバリアメタル膜３０２は省くことも可能である。
本実施形態では、層間絶縁膜３０１のエッチングレートが層間絶縁膜２０１のエッチングレートよりも十分に大きくなるように、層間絶縁膜２０１，３０１の材料は選択されている。層間絶縁膜３０１のエッチングレートが層間絶縁膜２０１のエッチングレートよりも十分に大きくない場合、層間絶縁膜３０１の下地層として、エッチングストッパ膜（例えば、ＳｉＣＮ膜）が層間絶縁膜２０１上に形成されても構わない。
［図４］
層間絶縁膜３０１、第１のバリアメタル膜３０２および第１の配線３０３の上に層間絶縁膜４０１が形成される。層間絶縁膜４０１の形成前に、層間絶縁膜３０１、第１のバリアメタル膜３０２および第１の配線３０３の上に、上述した拡散防止層が形成されても構わない。
［図５］
リソグラフィプロセスおよびエッチングプロセスを用いて層間絶縁膜４０１中にビアホール４０２が開孔される。その後、ビアホール４０２の内面（側壁、底部）が覆われるように、層間絶縁膜４０１上にＣＮＴ成長のための触媒層４０３が形成される。触媒層４０３は一つの連続した層である。この段階では、触媒層４０３の表面には凹凸領域はない。
触媒層４０３は、ＣＶＤプロセス、スパッタリングプロセスまたはメッキプロセスを用いて形成される。触媒層４０３は触媒材料および不純物を含む。触媒材料の層を形成すると同時に、触媒材料の層中に不純物を添加しても構わない。また、触媒材料の層を形成した後に、触媒材料の層中に不純物を添加しても構わない。
本発明者等の研究によれば、触媒層４０３中の不純物濃度が５％以下だと、連続膜の形態を有する触媒層４０３が形成されない場合があることが明らかになった。例えば、複数の微粒子の形態（分散状態）を有する触媒層が形成される。また、不純物濃度が５％以下だと、触媒層が連続膜の形態を有していても、ＣＮＴが成長せずに、グラフェンが成長する場合があることも明らかになった。したがって、触媒層４０３は５％よりも高い不純物濃度を有することが望ましい。
［図６］
アニール処理により、例えば、窒素ガスやアルゴンガス等の不活性ガス中での熱処理により、触媒層４０３の表面に凹凸領域が形成される。凹凸領域の凸領域１０中の不純物の濃度は、凹凸領域の凹領域中の不純物の濃度よりも低い。言い換えれば、凸領域１０中の触媒材料の濃度は凹領域中の触媒材料の濃度よりも高い。アニール処理により、触媒層４０３の表面の触媒材料が低減したり、偏析することによって、触媒材料の濃度が高い凸領域１０は形成されると考えられる。凸領域１０の触媒材料の濃度が高いと、触媒材料が動きやすくなるので、凸領域１０はＣＮＴの触媒として機能する。本発明者等の研究によれば、凸領域１０の高さ（凹凸領域の粗さ）が、約１０ｎｍ以上であれば、ＣＮＴを容易に成長させることができることが明らかになった。
なお、触媒層４０３の表面に凹凸領域がなくても、触媒層４０３の表面に複数の触媒材料の濃度が高い領域があれば、これらの領域はＣＮＴの触媒として機能する。このような触媒材料の濃度が高い領域もアニール処理により形成することが可能である。
［図７］
ＣＶＤプロセスにより触媒層４０３（凸領域１０）からＣＮＴを成長させ、ビアホール４０２を埋める厚さを有するＣＮＴ層４０４が形成される。上記ＣＶＤプロセスでは、炭素のソースガスとして、例えば、メタン、アセチレン等の炭化水素系ガスまたはその混合ガスが用いられる。また、キャリアガスとして、例えば、水素または希ガスが用いられる。また、上記のＣＮＴを成長させるＣＶＤプロセス（Ｃ−ＣＶＤプロセス）は、例えば、６００℃以上７００℃以下で行われる。また、プラズマを利用してソースガスに与えられるエネルギーを大きくする場合、Ｃ−ＣＶＤプロセスは、６００℃未満で行うこともできる。
なお、ソースガスに与えられるエネルギーが十分に大きいＣ−ＣＶＤプロセス、例えば、７００℃を越える高温のＣ−ＣＶＤプロセスを採用する場合、上記Ｃ−ＣＶＤプロセスは図６のアニール処理を兼ねることができる。この場合、図６のアニール処理は省くことができ、工程数を減らすことができる。また、Ｃ−ＣＶＤプロセス時に、プラズマを利用してソースガスに与えられるエネルギーを十分に大きくことでも、図６のアニール処理は省くことができる。
［図８］
ＣＭＰプロセスにより、ビアホール４０２外の触媒層およびＣＮＴ層が除去されるとともに表面が平坦化される。その結果、ビアホール４０２の内面（側壁、底部）を覆う触媒層４０３と、ビアホール４０２内に触媒層４０３を介して埋められたＣＮＴ層４０４とを含むプラグ構造が得られる。この後、ＣＮＴ層４０４を固定化するために、ＳｉＯ2 または金属をＣＮＴ層４０４中に含浸させても構わない。
［図９］
層間絶縁膜４０１、触媒層４０３およびＣＮＴ層４０４の上に層間絶縁膜５０１が形成され、その後、ダマシンプロセスにより、層間絶縁膜５０１中にダマシン配線（第２のバリアメタル膜５０２、第２の配線５０３）が形成される。第２の配線５０３は第２のバリアメタル膜５０２を介して触媒層４０３およびＣＮＴ層４０４に接続される。ダマシン配線の代わりに、いわゆるＲＩＥ配線を用いても構わない。
（第２の実施形態）
図１０は、本実施形態の半導体装置を模式的に示す断面図である。図１１−図１４は、本実施形態の半導体装置の製造方法を説明するための断面図である。なお、以下の実施形態では、簡単のため、バリアメタル膜は省略してある。さらに、層間絶縁膜３０１よりも下の構造も省略してある。
本実施形態では、高さの異なるビアプラグを含む半導体装置の場合について説明する。図１０−図１４において、破断線の右側は高いビアプラグを含む多層配線、破断線の左側は低いビアプラグを含む多層配線を示している。以下、破断線の右側および左側をそれぞれ高ビア領域および低ビア領域という。
図２５は、ビアプラグの抵抗（ビア抵抗）のバリスティック長依存性の試算を示す。
図２５では、多層のカーボンナノチューブの層数Ｎが４、８、１６、３２、６４の場合を例に挙げ、カーボンナノチューブが最密に充填されたと仮定した場合のビアプラグの径（ビア径）が８０ｎｍ、高さｈが２４００ｎｍ、アスペクト比（Ａ／Ｒ）が３０のカーボンナノチューブビア抵抗を示している。また、通常のビアプラグの材料（ビア材料）として用いられているＷ（タングステン）を比較対象としている。
図２５に示すように、いずれの層数Ｎのカーボンナノチューブも、バリスティック長が長くなるにしたがって、ビア抵抗が低下している。一方、Ｗのビア抵抗は、長さに依存せず、ビア抵抗が一定（約３００Ω）となっている。
このような関係の下、長尺でも安定的に自立可能と考えられる１６〜３２層程度のカーボンナノチューブのビア抵抗が、Ｗのビア抵抗より低くなるのは、バリスティック長が５００ｎｍ以上であることが分かる。
したがって、カーボンナノチューブにおけるビア抵抗のバリスティック長依存性により、高さが５００ｎｍ以上のビアプラグに対しては、カーボンナノチューブのビアプラグを形成することが有効である。一方、高さが５００ｎｍ（例えば、ビア径＝８０ｎｍ、Ａ／Ｒ＝６）未満のビアプラグに対しては、カーボンナノチューブのビア抵抗は高さによらず一定（例えば、６４５０Ω／本数・層数）となり、Ｗのビアプラグの方が低抵抗となる。
以上のように、バリスティック長が５００ｎｍのカーボンナノチューブを用いる場合、高さが５００ｎｍ以上のビアプラグに関しては、カーボンナノチューブの方が従来の金属材料よりも低抵抗化が可能である。しかし、高さが５００ｎｍ未満では、カーボンナノチューブ内での電子の散乱がないため、抵抗は一定になる。このため、カーボンナノチューブの場合、高さが低くなればなるほど、金属のビアプラグに比べて低抵抗化が困難となる。したがって、高さが５００ｎｍ未満のビアプラグに関しては、従来の金属材料の方がカーボンナノチューブよりも低抵抗化に有効である。
そこで、本実施形態では、高さが５００ｎｍ以上の高いビアプラグ（第１のプラグ）にはＣＮＴ層４０４が用いられ、高さが５００ｎｍ未満の低いビアプラグ（第２のプラグ）には触媒層４０３が用いられる。このような高さが異なるビアプラグを含む多層配線は、例えば、メモリセルを３次元的に配置した半導体記憶装装置に用いられる。
次に、本実施形態の半導体装置の製造方法の一例を説明する。
［図１１］
第１の実施形態の図２の工程までの工程が行われ、その後、高ビア領域には第１の配線３０３が形成される。次いで、高ビア領域および低ビア領域の上に層間絶縁膜４０１ａが形成され、その後、低ビア領域の層間絶縁膜４０１ａ上には第３の配線６０１が形成される。
第３の配線６０１の形成工程は、第３の配線６０１となる導電膜を形成する工程と、ＲＩＥ（Reactive Ion Etching）プロセスを用いて導電膜を配線状に加工する工程とを含む。第３の配線６０１はいわゆるＲＩＥ配線であるが、第３の配線６０１はダマシン配線でも構わない。
［図１２］
第３の配線６０１を覆うように、層間絶縁膜４０１ａ上に層間絶縁膜４０１ｂが形成され、その後、第３の配線６０１に連通するビアホール４０５が層間絶縁膜４０１ｂ中に開口され、第１の配線３０３に連通するビアホール４０２が層間絶縁膜４０２ａ，４０１ｂ中に開口される。ビアホール４０５はビアホール４０２よりも浅い。ビアホール４０５の深さは５００ｎｍ未満であり、ビアホール４０２の深さは５００ｎｍ以上である。
［図１３］
浅いビアホール４０５が埋められるとともに、ビアホール４０２の内面（側壁、底部）が覆われるように、層間絶縁膜４０１ａ，４０１ｂ上に触媒層４０３が形成される。ビアホール４０５内の触媒層４０３はビアプラグとして用いられる。その後、ＣＶＤプロセスにより触媒層４０３（凸領域１０）からＣＮＴを成長させ、ビアホール４０２を埋める厚さを有するＣＮＴ層４０４が形成される。
本実施形態によれば、連続膜の形態を有する触媒層４０３でもってＣＮＴを成長させることができるので、ビアホール４０２内の触媒層４０３がＣＮＴの触媒としての機能を失わずに、ビアホール４０５内に第２のビアプラグとしての厚い触媒層４０３を形成することができる。
一方、触媒層として不連続膜（複数の膜）を用いる場合、触媒層の厚さがある一定上になると、不連続膜の形態を取れなくなり、複数の膜が繋がった形態の層が形成される。このような層は、ＣＮＴではなくグラフェンの触媒として機能するため、ＣＮＴの触媒層としては用いることができない。ＣＮＴの触媒層として不連続膜を用いる場合、触媒層の厚さには制限がある。そのため、ビアホール４０５を埋める程度の厚さを有する触媒層を形成すると、ＣＮＴではなくグラフェンの触媒として機能する程度の厚さを有する触媒層がビアホール４０２内には形成される可能性がある。
したがって、触媒層として不連続膜（複数の膜）を用いる場合、ビアホール４０２内の触媒層がＣＮＴの触媒としての機能を失わずに、ビアホール４０５内にビアプラグとしての厚い触媒層を形成することは困難である。
なお、ビアホール４０２内の全体が触媒層４０３で埋められることを防止するために、例えば、ビアホール４０２の底部に金属膜を形成し、その後、ＣＶＤプロセスにより、金属膜から触媒層４０３を選択的に成長させても構わない。この場合、ビアホール４０２の側壁は触媒層４０３で覆われない。ビアホール４０２の底部上に触媒層４０３があれば、ビアホール４０２の底部から開口面に向かってＣＮＴが成長するので、ＣＮＴ層４０４は形成される。
［図１４］
ＣＭＰプロセスにより、ビアホール４０２，４０５外の触媒層が除去されるとともに表面が平坦化される。その結果、高ビア領域には触媒層４０３およびＣＮＴ層４０４を含む高いプラグ構造が形成され、低ビア領域には触媒層４０３は含むがＣＮＴ層４０４を含まない低いプラグ構造が形成される。このように本実施形態によれば、高さの異なるプラグ構造を同一の工程で一括して形成することができる。
この後は、周知のプロセスにより、層間絶縁膜５０１、第２の配線５０３、第４の配線７０１が形成され、図１０に示された半導体装置が得られる。
（第３の実施形態）
図１５は、本実施形態の半導体装置を模式的に示す断面図である。図１６−図１９は、本実施形態の半導体装置の製造方法を説明するための断面図である。
本実施形態では、高さは同じであるが径が異なるプラグを備えた半導体装置の場合について説明する。図１５−図１９において、破断線の右側は径が大きいビアプラグを含む多層配線、破断線の左側は径が小さいビアプラグを含む多層配線を示している。以下、破断線の右側および左側をそれぞれ大ビア径領域および小ビア径領域という。
ビアホールの側壁上には触媒層が形成される。ビアホールの側壁上にはさらに下地層が形成される場合もある。下地層の材料は、例えば、Ｔａ、Ｔｉ、Ｒｕ、ＷもしくはＡｌの金属、または、上記金属の窒化物もしくは酸化物を含む。下地層は上記材料を含む積層構造でも構わない。
ビアホールの側壁上に触媒層および下地層を形成する場合、ビアホール内に形成されるＣＮＴ層の径は、ビアホールの径よりも小さくなくてはいけない。単層のグラフェンシートを同軸菅状に構成したＣＮＴにおいては金属的な電気特性を示すのはおよそ１／３程度の構造のグラフェンシートのみで、多くのＣＮＴにおいて金属的な電気特性を示すようにするためには多層のグラフェンシートを同軸菅状に構成したＣＮＴを用いる必要がある。多層のＣＮＴ層の外径は２０ｎｍ以上である。
ビアホールの径が６０ｎｍの場合（小ビア径の場合）において、ビアホールの側壁に形成される触媒層および下地層の合計の厚さが約２０ｎｍのときには、ビアホール内に形成されるＣＮＴ層の径は約２０ｎｍとなる。この場合、ビアホール内に形成される電子伝導に寄与するＣＮＴの本数は数本である。
そのため、小ビア径の場合、ビアプラグを構成するＣＮＴの本数が所定の本数とは１本でも違うと、ビアプラグの抵抗は大きく変化する。複数の小ビア径のビアプラグを形成する場合、抵抗のばらつきが起こりやすい。
そこで、本実施形態では、径が小さいビアプラグ（第３のプラグ）としては、ＣＮＴ層４０４ではなくて触媒層４０３（金属層）が用いられる。径が大きいビアプラグとしてはＣＮＴ層４０４が用いられる。このような径が異なるビアプラグを含む多層配線は、例えば、メモリセルを３次元的に配置した半導体記憶装装置に用いられる。
次に、本実施形態の半導体装置の製造方法の一例を説明する。
［図１６］
第１の実施形態の図２の工程までの工程が行われ、その後、大ビア径領域および小ビア径領域の層間絶縁膜３０１中にそれぞれ第１の配線３０３および第３の配線６０１が形成される。
［図１７］
大ビア径領域および小ビア径領域の上に層間絶縁膜４０１が形成され、その後、大ビア径領域の第１の配線３０３に連通するビアホール４０２および小ビア径領域の第３の配線６０１に連通するビアホール４０６が層間絶縁膜４０１中に開口される。ビアホール４０６はビアホール４０２よりもアスペクト比が高い。
［図１８］
高アスペクト比のビアホール４０６が埋められるとともに、ビアホール４０２の内面（側壁、底部）が覆われるように、層間絶縁膜４０１上に触媒層４０３が形成される。ビアホール４０６内の触媒層４０３はビアプラグ（第３のプラグ）として用いられる。なお、ビアホール４０６内に小さなボイドを含む触媒層４０３が形成される場合もあるが、このような触媒層４０３であってもビアプラグとしては問題はない。
その後、ＣＶＤプロセスにより触媒層４０３からＣＮＴを成長させ、ビアホール４０２を埋める厚さを有するＣＮＴ層４０４が形成される。
［図１９］
ＣＭＰプロセスにより、ビアホール４０２，４０６外の触媒層が除去されるとともに表面が平坦化される。その結果、大ビア径領域には触媒層４０３およびＣＮＴ層４０４を含む径が大きいプラグ構造が形成され、小ビア径領域には触媒層４０３は含むがＣＮＴ層４０４を含まない径が小さいプラグ構造が形成される。このように本実施形態によれば、径の異なるプラグ構造を同一の工程で一括して形成することができる。
この後は、周知のプロセスにより、層間絶縁膜５０１、第２の配線５０３が形成され、図１５に示された半導体装置が得られる。
第２および第３の実施形態を組み合わせれば、高さが異なるプラグ、径の異なるプラグが混在していても、これらのプラグを同一の工程で一括して形成することができるようになる。
（第４の実施形態）
図２０は、本実施形態の半導体装置を模式的に示す断面図である。図２１−図２４は、本実施形態の半導体装置の製造方法を説明するための断面図である。
本実施形態が第１の実施形態と異なる点は、ビアホール４０２の側壁上の触媒層４０３上にＣＮＴの成長を抑制するＣＮＴ成長抑制膜４０７が設けられていることにある。
その結果、ビアホール４０２の底部からビアホール４０２の開口面への方向（上方向）にはＣＮＴの成長は進むが、ビアホール４０２の側壁からビアホール４０２の径方向（横方向）へのＣＮＴの成長は抑制される。このように本実施形態では、横方向に成長するＣＮＴによるビアホール４０２の径（幅）の減少は抑制されるので、ビアホール４０２の底部からビアホール４０２の開口面まで成長するＣＮＴの本数の減少は抑制される。これにより、ＣＮＴ層４０４の抵抗の増加は抑制される。
次に、本実施形態の半導体装置の製造方法の一例を説明する。
［図２１］
第１の実施形態の図５の工程後、触媒層４０３上にＣＮＴ成長抑制膜４０７が形成される。ビアホール４０２の底部および側壁の上の触媒層４０３は、ＣＮＴ成長抑制膜４０７で覆われる。また、ビアホール４０２の外の触媒層４０３もＣＮＴ成長抑制膜４０７で覆われる。
ＣＮＴ成長抑制膜４０７の材料は、ＣＮＴの触媒にはならない材料であり、例えば、Ｗ、Ｔｉ、ＡｌおよびＳｉの少なくとも一つの元素、または、その少なくとも一つの元素の合金、窒化物もしくは酸化物を含む。ＣＮＴ成長抑制膜４０７の材料として、導電材料（例えば、Ｗ、Ｔｉ、Ａｌ）を用いる場合、プラグ部分での抵抗の増加は抑制される。
［図２２］
エッチバックにより、ビアホール４０２の底部上の触媒層４０３を覆うＣＮＴ成長抑制膜、および、ビアホール４０２の外の触媒層４０３を覆うＣＮＴ成長抑制膜が選択的に除去される。
触媒層４０３を厚く形成すると、エッチバックのプロセスマージンを大きくできる。すなわち、エッチバックによって、ビアホール４０２の底部の触媒層４０３が除去されることを抑制できる。
［図２３］
アニール処理により、触媒層４０３の表面に凹凸領域が形成され、その後、ＣＶＤプロセスにより触媒層４０３からＣＮＴを成長させ、ビアホール４０２を埋める厚さを有するＣＮＴ層４０４が形成される。このとき、ビアホール４０２の底部の触媒層４０３の凸領域１０、および、ビアホール４０２の外の触媒層４０３の凸領域１０を起点にしてＣＮＴは成長する。
なお、アニール処理により、ビアホール４０２の側壁上の触媒層４０３にも凸領域（不図示）は生じうるが、上記部分の触媒層４０３はＣＮＴ成長抑制膜４０７で覆われているので、上記部分の触媒層４０３からのＣＮＴの成長は抑制される。
［図２４］
ＣＭＰプロセスにより、ビアホール４０２外の触媒層およびＣＮＴ層が除去されるとともに表面が平坦化される。
この後は、周知のプロセスにより、層間絶縁膜５０１、第２の配線５０３が形成され、図２０に示された半導体装置が得られる。
以上述べた実施形態の半導体装置およびその製造方法の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記１−２０で表現できる。
［付記１］
第１の配線と、
前記第１の配線上に設けられ、前記第１の配線に連通する貫通孔を有する絶縁膜と、
前記貫通孔の底部の前記第１の配線上に設けられ、カーボンナノチューブの成長の触媒となり、連続膜の形態を有し、触媒材料および不純物を含む触媒層と、
前記貫通孔内に設けられ、前記触媒層とコンタクトする、第１のプラグとしてのカーボンナノチューブ層と、
前記第１の配線の上方に配置され、前記カーボンナノチューブ層を介して前記第１の配線に接続される第２の配線と
を具備してなることを特徴とする半導体装置。
［付記２］
前記触媒層は、さらに前記貫通孔の側壁上に設けられていることを特徴とする付記１に記載の半導体装置。
［付記３］
前記触媒層の表面は、前記不純物の濃度が異なる複数の領域を具備することを特徴とする付記１または２に記載の半導体装置。
［付記４］
前記触媒層の表面は凹凸領域を含み、前記凹凸領域の凸領域中の前記不純物の濃度は、前記凹凸領域の凹領域中の前記不純物の濃度よりも低いことを特徴とする付記１ないし３のいずれか１項に記載の半導体装置。
［付記５］
前記貫通孔の前記底部の前記触媒層の表面は、前記凹凸領域を含むことを特徴とする付記４に記載の半導体装置。
［付記６］
前記凸領域中の前記触媒材料の濃度は、前記凹領域中の前記触媒材料の濃度よりも高いことを特徴とする付記４または５に記載の半導体装置。
［付記７］
第３の配線と、
前記第３の配線の上方に設けられた第４の配線と、
前記第３の配線と前記第４の配線とを接続し、前記第１のプラグよりも高さの低い第２のプラグとをさらに具備してなり、
前記第２のプラグの材料は前記触媒層の材料と同じであることを特徴とする付記１ないし６のいずれか１項に記載の半導体装置。
［付記８］
第３の配線と、
前記第３の配線の上方に設けられた第４の配線と、
前記第３の配線と前記第４の配線とを接続し、前記第１のプラグよりも径が小さい第３のプラグとをさらに具備してなり、
前記第３のプラグの材料は前記触媒層の材料と同じであることを特徴とする付記１ないし７のいずれか１項に記載の半導体装置。
［付記９］
前記第１のプラグと前記第３のプラグとは同じ高さであることを特徴とする付記８に記載の半導体装置。
［付記１０］
前記貫通孔の前記側壁上の前記触媒層上に選択的に設けられ、前記カーボンナノチューブの成長を抑制する成長抑制膜をさらに具備してなることを特徴とする付記２ないし６のいずれか１項に記載の半導体装置。
［付記１１］
前記第１の配線の側面および底面を覆う第１のバリアメタル膜、および、前記第２の配線の側面および底面を覆う第２のバリアメタル膜をさらに具備してなることを特徴とする付記１ないし付記１０のいずれか１項に記載の半導体装置。
［付記１２］
前記不純物は、Ｏ、Ｎ、Ｆ、Ｐ、ＳおよびＣｌの少なくとも一つの元素を含むことを特徴とする付記１ないし１１のいずれか１項に記載の半導体装置。
［付記１３］
前記第１および第２の配線はそれぞれダマシン配線であることを特徴とする付記１ないし１２のいずれか１項に記載の半導体装置。
［付記１４］
第１の配線上に絶縁膜を形成する工程と、
前記絶縁膜中に前記第１の配線に連通する貫通孔を形成する工程と、
前記貫通孔の底部の前記第１の配線上に、カーボンナノチューブの成長の触媒となり、連続膜の形態を有し、触媒材料および不純物を含む触媒層を形成する工程と、
前記触媒層からカーボンナノチューブを成長させ、前記貫通孔内に第１のプラグとしてのカーボンナノチューブ層を形成する工程と、
前記第１の配線の上方に、前記カーボンナノチューブ層を介して前記第１の配線に接続される第２の配線を形成する工程と
を具備してなることを特徴とする半導体装置の製造方法。
［付記１５］
前記触媒層の表面は、前記不純物の濃度が異なる複数の領域を具備することを特徴とする付記１４に記載の半導体装置の製造方法。
［付記１６］
前記触媒層に対して熱処理を行う工程をさらに具備してなり、前記熱処理の工程の後、前記触媒層の表面は、前記不純物の濃度が異なる複数の領域を具備することを特徴とする付記１４に記載の半導体装置。
［付記１７］
前記カーボンナノチューブ層は、炭素を含むソースガスを用いたＣＶＤプロセスにより形成されることを特徴とする付記１４ないし１６のいずれか１項に記載の半導体装置の製造方法。
［付記１８］
前記触媒層を形成する工程において、前記触媒層はさらに前記貫通孔の側壁上に形成され、
前記触媒層を形成する工程の後、かつ、前記カーボンナノチューブ層を形成する工程の前に、
前記触媒層上にカーボンナノチューブの成長を抑制する成長抑制膜を形成する工程と、
前記成長抑制膜をエッチバックすることにより、前記貫通孔の前記側壁上に前記成長抑制膜を選択的に残置させる工程とをさらに具備してなることを特徴とする付記１４ないし１７のいずれか１項に記載の半導体装置の製造方法。
［付記１９］
前記触媒層を形成する工程において、前記触媒層の材料を含み、前記第１のプラグよりも高さの低い第２のプラグをさらに形成することを特徴とする付記１４ないし１８のいずれか１項に記載の半導体装置の製造方法。
［付記２０］
前記触媒層を形成する工程において、前記触媒層の材料を含み、前記第１のプラグよりも径が小さい第３のプラグをさらに形成することを特徴とする付記１４ないし１８のいずれか１項に記載の半導体装置の製造方法。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…凸領域、１０１…基板、１０２…不純物領域、２０１…層間絶縁膜、２０２…バリアメタル膜、２０３…コンタクトプラグ、３０１…層間絶縁膜、３０２…第１のバリアメタル膜、３０３…第１の配線、４０１，４０１ａ，４０１ｂ…層間絶縁膜、４０２…ビアホール、４０３…触媒層（第２のプラグ、第３のプラグ）、４０４…ＣＮＴ層（第１のプラグ）、４０５，４０６…ビアホール、４０７…ＣＮＴ成長抑制膜、５０１…層間絶縁膜、５０２…第２のバリアメタル膜、５０３…第２の配線、６０１…第３の配線、７０１…第４の配線

Claims (6)

  1. 第１の配線と、
    前記第１の配線上に設けられ、前記第１の配線に連通する貫通孔を有する絶縁膜と、
    前記貫通孔の底部の前記第１の配線上に設けられ、カーボンナノチューブの成長の触媒となり、連続膜の形態を有し、触媒材料および不純物を含む触媒層と、
    前記貫通孔内に設けられ、前記触媒層とコンタクトする、第１のプラグとしてのカーボンナノチューブ層と、
    前記第１の配線の上方に配置され、前記カーボンナノチューブ層を介して前記第１の配線に接続される第２の配線と
    を具備してなることを特徴とする半導体装置。
  2. 前記触媒層の表面は、前記不純物の濃度が異なる複数の領域を具備することを特徴とする請求項１に記載の半導体装置。
  3. 前記触媒層の表面は凹凸領域を含み、前記凹凸領域の凸領域中の前記不純物の濃度は、前記凹凸領域の凹領域中の前記不純物の濃度よりも低いことを特徴とする請求項１または２項に記載の半導体装置。
  4. 第３の配線と、
    前記第３の配線の上方に設けられた第４の配線と、
    前記第３の配線と前記第４の配線とを接続し、前記第１のプラグよりも高さの低い第２のプラグとをさらに具備してなり、
    前記第２のプラグの材料は前記触媒層の材料と同じであることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 第３の配線と、
    前記第３の配線の上方に設けられた第４の配線と、
    前記第３の配線と前記第４の配線とを接続し、前記第１のプラグよりも径が小さい第３のプラグとをさらに具備してなり、
    前記第３のプラグの材料は前記触媒層の材料と同じであることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
  6. 第１の配線上に絶縁膜を形成する工程と、
    前記絶縁膜中に前記第１の配線に連通する貫通孔を形成する工程と、
    前記貫通孔の底部の前記第１の配線上に、カーボンナノチューブの成長の触媒となり、連続膜の形態を有し、触媒材料および不純物を含む触媒層を形成する工程と、
    前記触媒層からカーボンナノチューブを成長させ、前記貫通孔内に第１のプラグとしてのカーボンナノチューブ層を形成する工程と、
    前記第１の配線の上方に、前記カーボンナノチューブ層を介して前記第１の配線に接続される第２の配線を形成する工程と
    を具備してなることを特徴とする半導体装置の製造方法。
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