JP2012169563A - 記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】高集積化が可能な記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられ、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記ナノマテリアル集合層上に設けられ、導電性であり、前記微小導電体に接し、開口部が形成された保護層と、前記保護層上に設けられ、前記保護層に接した上部電極層と、を備える。
【選択図】図２

Description

本発明の実施形態は、記憶装置及びその製造方法に関する。
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。そして、ＲｅＲＡＭにおいても、より一層の高集積化が要求されている。
特開２００９−２５２９７４号公報
本発明の実施形態の目的は、高集積化が可能な記憶装置及びその製造方法を提供することである。
実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられ、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記ナノマテリアル集合層上に設けられ、導電性であり、前記微小導電体に接し、開口部が形成された保護層と、前記保護層上に設けられ、前記保護層に接した上部電極層と、を備える。
実施形態に係る記憶装置の製造方法は、下部電極層上に、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、前記ナノマテリアル集合層の上方から保護材料を堆積させることにより、前記微小導電体に接し、開口部が形成された保護層を形成する工程と、充填材を堆積させることにより、前記開口部を介して前記隙間内に前記充填材を埋め込むと共に、前記保護層を前記充填材により埋め込む工程と、前記充填材の一部を上方から除去することにより、前記保護層を露出させる工程と、前記保護層上に上部電極層を形成する工程と、を備える。
第１の実施形態に係る不揮発性記憶装置を例示する斜視図である。 第１の実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。 第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 比較例に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 比較例に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 比較例に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 比較例に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 第２の実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。 第３の実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。 第３の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 第４の実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。
本実施形態に係る不揮発性記憶装置はＲｅＲＡＭである。
図１に示すように、本実施形態に係る不揮発性記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、不揮発性記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、絶縁層を介して交互に積層されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間には、層間絶縁膜（図示せず）が埋め込まれている。
以下、図２を参照して、ピラー１６の構成を説明する。
図２に示すように、各ピラー１６においては、下方から上方に向かって、バリアメタル層２１、シリコンダイオード層２２、下部電極層２３、ナノマテリアル集合層２４、保護層２５及び上部電極層２６がこの順に積層されている。また、後述するように、ナノマテリアル集合層２４の内部には、充填材２７が侵入している。バリアメタル層２１は例えばワード線ＷＬ（図１参照）に接しており、上部電極層２６は例えばビット線ＢＬ（図１参照）に接している。また、ピラー１６の側面上には例えばシリコン窒化物からなる側壁（図示せず）が設けられている。
バリアメタル層２１は例えば窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）からなる。シリコンダイオード層２２は例えばポリシリコンからなり、下層側から順に、導電形がｎ＋形のｎ形層、真性半導体からなるｉ形層、及び導電形がｐ＋形のｐ形層が積層されている。これにより、シリコンダイオード層２２は、例えば、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子として機能する。下部電極層２３は、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又はチタンシリサイド（ＴｉＳｉ）等の導電材料によって形成されている。
ナノマテリアル集合層２４は、微小導電体としてのＣＮＴ（カーボンナノチューブ）３１が隙間３２を介して集合した層である。なお、図２においては、ＣＮＴ３１は直線又は曲線によって模式的に表している。後述する図３以降の図についても同様である。ナノマテリアル集合層２４の厚さ方向におけるＣＮＴ３１の積層数は、例えば、数層〜数十層程度である。また、隙間３２内には、絶縁性の充填材２７が埋め込まれている。充填材２７は、例えば、シリコン酸化物である。そして、ＣＮＴ３１の上部は、充填材２７からなる堆積層の上面から突出しており、充填材２７によって覆われていない。ＣＮＴ３１の上部とは、例えば、ＣＮＴ３１が上下方向又はそれに近い方向に略直線状に延びている場合には、ＣＮＴ３１の上端部であり、ＣＮＴ３１がうねりながら全体として略水平方向に延びている場合には、ナノマテリアル集合層２４の上部に位置するＣＮＴ３１のうち、上に凸となるように湾曲した部分である。
保護層２５は、ナノマテリアル集合層２４上に設けられており、上述のＣＮＴ３１の上部を個別に覆っている。保護層２５は、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又はチタンシリサイド（ＴｉＳｉ）等の導電材料からなり、ＣＮＴ３１の上部に接触し、ＣＮＴ３１の上部を個別に包み込むように形成されている。各ＣＮＴ３１を覆う保護層２５は、ＣＮＴ３１の上部ほど厚く付着しており、ＣＮＴ３１の下部にいくほど付着している保護層２５は薄くなり、ＣＮＴ３１のさらに下部ではＣＮＴ３１の表面に金属微粒子が付着しただけの状態となり、さらに下部では保護層２５は全く付着していない。このような保護層２５の分布は、ＥＤＳ（エネルギー分散形Ｘ線分光器）又はＥＥＬＳ（電子エネルギー損失分光器）等によって保護材料を検出することにより、確認することができる。また、保護層２５は不連続層であり、複数の開口部２５ａが層全体に分布している。保護層２５の平均厚さは、例えば、５〜２０ｎｍである。
上部電極層２６は下部電極層２３と同様な導電材料、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又はチタンシリサイド（ＴｉＳｉ）等の導電材料によって形成されており、保護層２５上に設けられ、保護層２５に接している。従って、上部電極層２６は保護層２５を介してＣＮＴ３１に接続されている。また、上部電極層２６は、保護層２５の開口部２５ａ内に進入している。これにより、上部電極層２６は、保護層２５における各ＣＮＴ３１を覆う部分を個別に覆っている。また、上部電極層２６は開口部２５ａ内において充填材２７に接している。この上部電極層２６と充填材２７との界面は平坦である。なお、保護層２５と上部電極層２６とが同種の材料からなり、両層の界面が不明瞭である場合には、保護層２５及び上部電極層２６からなる導電層と充填材２７との界面において、所々平坦な領域が存在することになる。この平坦な領域が、開口部２５ａの内部に位置する領域である。但し、この領域の形状はＣＮＴ３１の影響を受ける。
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図３〜図６は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。次に、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成する。これらのワード線ＷＬにより、ワード線配線層１４が形成される。
次に、図３に示すように、ワード線配線層１４（図１参照）上に、例えば窒化チタン（ＴｉＮ）を堆積させて、バリアメタル層２１を形成する。次に、バリアメタル層２１上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、ｎ形層、ｉ形層及びｐ形層を連続的に形成する。バリアメタル層２１は、ワード線ＷＬを形成するタングステンとシリコンダイオード層２２を形成するシリコンとの反応を抑制するバリア層である。次に、シリコンダイオード層２２上に、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又はチタンシリサイド（ＴｉＳｉ）等の導電材料を堆積させて、下部電極層２３を形成する。
次に、下部電極層２３上に、水にＣＮＴ３１が分散された分散液を塗布し、乾燥させる。分散液が乾燥して厚さが減少する過程で、ＣＮＴ３１が延びる方向は、水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に近づく。これにより、ナノマテリアル集合層２４が形成される。なお、上述の塗布及び乾燥を複数回繰り返してもよい。ナノマテリアル集合層２４においては、複数本のＣＮＴ３１が緩く結合しており、ＣＮＴ３１間には隙間３２が形成されている。
次に、図４に示すように、ナノマテリアル集合層２４の上方から、保護材料として、例えばタングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等の導電材料を堆積させる。これにより、ナノマテリアル集合層２４上に、保護層２５が形成される。この保護材料の堆積は、被覆率が低くなるような方法、例えば、気相成長法によって行い、保護層２５を不連続層とする。例えば、堆積量を例えば５〜２０ｎｍに制限して、ＰＶＤ（Physical Vapor Deposition：物理気相成長法）又はＣＶＤ（chemical vapor deposition：化学気相成長法）を実施することにより、保護材料からなる不連続層を形成することができる。
一般に、金属をＣＮＴ上に十分に薄く堆積させると、この金属がＣＮＴの表面を個別に包み込む形で成膜されるため、保護層２５はＣＮＴ３１の上部に接し、ＣＮＴ３１の上部を個別に包み込むように形成される。また、保護材料の堆積量を制限することにより、保護層２５は不連続層となり、層全体に複数の開口部２５ａが形成される。開口部２５ａのサイズは、後述する充填材２７の堆積工程（図５参照）において、充填材２７が開口部２５ａを介してナノマテリアル集合層２４内の全体に行き渡るようなサイズとする。このとき、保護材料は被覆率が低い方法によって堆積させるため、保護材料がナノマテリアル集合層２４の隙間３２内に深く侵入することはなく、隙間３２の大部分は中空のまま残される。
次に、図５に示すように、液状の絶縁性の充填材２７を塗布する。このとき、充填材２７の塗布量は、ナノマテリアル集合層２４及び保護層２５の合計の膜厚よりも十分に厚くする。これにより、充填材２７は、保護層２５の開口部２５ａを介してナノマテリアル集合層２４の隙間３２内全体に埋め込まれると共に、ナノマテリアル集合層２４上にも配置され、保護層２５を埋め込む。充填材２７には、例えば、ＳＯＤ（Spin on Dielectric：塗布絶縁膜）を有機溶媒に溶かした溶液を使用し、例えば、ダウ・ケミカル社製の「ＳｉＬＫ」（ザ・ダウ・ケミカル・カンパニー商標）を用いることができる。このように、充填材２７の埋め込みは、上述の保護材料の堆積よりも被覆率が高い方法によって行い、例えば、塗布法によって行う。
次に、充填材２７を固化させる。例えば、充填材２７として「ＳｉＬＫ」を用いる場合には、４５０℃の温度に加熱することにより、充填材２７を固化させる。固化された充填材２７は、ナノマテリアル集合層２４の隙間３２内に埋め込まれ、保護層２５を覆い、保護層２５上にも厚く形成される。
次に、図６に示すように、上方から例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）等のドライエッチングを施す。このドライエッチングは、保護層２５のエッチング速度よりも充填材２７のエッチング速度の方が高くなるような条件で行う。また、ドライエッチングの排出ガス中における保護材料の有無を検出し、排出ガス中に保護材料が検出されたら、ドライエッチングを停止させる。これにより、充填材２７の上部が除去され、保護層２５が露出する。このとき、充填材２７は保護層２５に対して選択的にエッチングされるため、保護層２５の開口部２５ａ内に配置された充填材２７の上面は、保護層２５の上面よりも低くなり、充填材２７の堆積層の上面から、保護層２５が突出する。また、ＣＮＴ３１の上部は、保護層２５によって覆われているため、エッチングガスに接触することがなく、エッチングから保護される。更に、ＣＮＴ３１の上部以外の部分は、充填材２７によって覆われているため、やはりエッチングから保護される。
次に、図２に示すように、保護層２５の上方から、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又はチタンシリサイド（ＴｉＳｉ）等の導電材料を堆積させる。この堆積は、充填材２７を破壊しないような温度で行う。例えば、充填材２７として上述の「ＳｉＬＫ」（ザ・ダウ・ケミカル・カンパニー商標）を用いる場合には、この材料の気化温度は約６００℃であるため、上述の導電材料の堆積は６００℃よりも低い温度で行う。
これにより、保護層２５上に上部電極層２６が形成される。上部電極層２６は保護層２５を覆い、保護層２５に接する。また、上部電極層２６は保護層２５の開口部２５ａ内にも進入し、充填材２７と接触する。一方、ナノマテリアル集合層２４における隙間３２内には既に充填材２７が埋め込まれているため、上部電極層２６が隙間３２内に侵入することはない。これにより、開口部２５ａ内における上部電極層２６の下面の表面ラフネスは、充填材２７の上面の表面ラフネスと同等になる。
次に、上部電極層２６上にハードマスク（図示せず）を形成し、レジスト膜（図示せず）を形成する。次に、露光及び現像を行ってレジスト膜をパターニングし、レジストパターンを形成する。次に、このレジストパターンをマスクとしてハードマスクをパターニングする。次に、パターニングされたハードマスクをマスクとしてＲＩＥ等の異方性エッチングを施し、上部電極層２６、保護層２５、ナノマテリアル集合層２４、下部電極層２３、シリコンダイオード層２２及びバリアメタル層２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、ピラー１６（図１参照）が形成される。
次に、例えばＣＶＤ法によりシリコン窒化物を堆積させることにより、ピラー１６の上面上及び側面上等にライナー膜（図示せず）を形成する。次に、絶縁材料を堆積させて層間絶縁膜（図示せず）を形成し、ピラー１６を埋め込む。次に、上部電極層２６をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）処理を施し、層間絶縁膜の上面を平坦化すると共に、層間絶縁膜の上面に上部電極層２６を露出させる。これにより、ライナー膜におけるピラー１６の側面上に残留した部分が側壁となる。
次に、図１に示すように、層間絶縁膜上に更に層間絶縁膜（図示せず）を形成し、例えばダマシン法によりビット線ＢＬを形成する。ビット線ＢＬは、例えば、タングステンにより形成する。これらの複数本のビット線ＢＬにより、ビット線配線層１５が形成される。各ビット線ＢＬは、ビット線方向に配列された複数本のピラー１６の上面に接続される。これにより、各ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成され、且つ、ワード線ＷＬ及びビット線ＢＬに接続される。
次に、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、シリコンダイオード層２２におけるｎ形層、ｉ形層及びｐ形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返して形成する。これにより、本実施形態に係る不揮発性記憶装置１が製造される。
次に、本実施形態の動作について説明する。
本実施形態に係る不揮発性記憶装置１においては、ナノマテリアル集合層２４が「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができる。このメカニズムは必ずしも明らかではないが、下部電極層２３とＣＮＴ３１との間の接続状態が変化するためと考えられる。また、下部電極層２３と上部電極層２６との間に所定の電圧を印加することにより、これらの２つの状態を切り替えることができる。これにより、各状態に対応させて、２値のデータを記憶させることができる。
次に、本実施形態の効果について説明する。
本実施形態によれば、ナノマテリアル集合層２４の隙間３２内に充填材２７が埋め込まれている。これにより、充填材２７を設けない場合と比較して、ナノマテリアル集合層２４の機械的強度が向上し、ナノマテリアル集合層２４等をパターニングしてピラー１６を形成するときに、ピラー１６が倒壊したり、ナノマテリアル集合層２４を破断面として破断することを防止できる。これにより、ピラー１６を細くし、メモリセルの高集積化を図ることができる。
また、本実施形態によれば、ナノマテリアル集合層２４の隙間３２内を充填材２７によって埋め込んだ後、導電材料を堆積させて上部電極層２６を形成している。これにより、導電材料がナノマテリアル集合層２４の隙間３２内に侵入することを防止しつつ、上部電極層２６を形成することができる。なお、保護層２５は充填材２７が埋め込まれていない状態で形成するが、被覆率が低い条件で堆積させるため、保護材料がナノマテリアル集合層２４内に奥深く侵入することはない。この結果、上部電極層２６の下面を平坦にし、ナノマテリアル集合層２４の膜厚を均一にし、メモリセルの電気的特性を安定させることができる。これにより、ピラー１６を微細に加工しても、メモリセルの特性のばらつきを抑えることができる。換言すれば、メモリセルの特性のばらつきを所定の範囲内に収めつつ、メモリセルの高集積化を図ることができる。
更に、本実施形態においては、ＣＮＴ３１の上部に導電性の保護層２５が接触し、保護層２５に上部電極層２６が接触している。そして、ＣＮＴ３１の上部は保護層２５によって覆われているため、ＣＮＴ３１と保護層２５との間の接触面積が広い。また、図６に示す充填材２７のエッチング工程において、保護層２５のエッチング速度よりも充填材２７のエッチング速度の方が十分に高くなる条件でエッチングしているため、保護層２５が充填材２７の堆積層の上面から上方に突出するような形態で残留する。そして、その後、導電材料を堆積させて上部電極層２６を形成することにより、保護層２５の各部分は上部電極層２６によって包み込まれる。このため、保護層２５と上部電極層２６との間の接触面積も広くなる。これにより、保護層２５を設けない場合と比較して、ＣＮＴ３１と上部電極層２６との間の電流経路が太くなり、且つ、強固になる。
また、仮に保護層２５を形成しない場合には、上部電極層２６に接触しなかったＣＮＴ３１についても、保護層２５を形成することにより、保護層２５を介して上部電極層２６に接続するようになる。これにより、保護層２５を形成しなかった場合と比較して、上部電極層２６に接続されるＣＮＴ３１の本数を増加させることができる。この結果、ピラー１６を細くしてメモリセルの高集積化を図っても、ＣＮＴ３１を上部電極層２６に確実に接続させることができる。
更にまた、本実施形態においては、保護層２５がＣＮＴ３１の上部を覆っているため、図６に示す工程において充填材２７をエッチングする際に、ＣＮＴ３１がエッチングガスに接触することを防止できる。これにより、ＣＮＴ３１を保護し、ＣＮＴ３１がエッチングによって損傷を受けることを防止できる。この結果、この損傷に起因してメモリセルの特性が劣化することを防止できる。
更にまた、本実施形態においては、図６に示す工程において、充填材２７をエッチングするときに、排出ガス中における保護材料の有無を検出し、保護材料が検出されたら、エッチングを停止している。これにより、保護層２５が露出した時点で、エッチングを精度よく停止させることができる。この結果、このエッチングによって除去されるＣＮＴ３１の量を抑制し、材料コストを低減することができる。
次に、比較例について説明する。
図７〜図１０は、本比較例に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
本比較例は、前述の第１の実施形態と比較して、保護層２５を形成しない点が異なっている。
先ず、図１に示すように、前述の第１の実施形態と同様な方法により、シリコン基板１１の上面に駆動回路を形成し、層間絶縁膜１２を形成し、ワード線配線層１４を形成する。
次に、図７に示すように、バリアメタル層２１（図３参照）、シリコンダイオード層２２、下部電極層２３及びナノマテリアル集合層２４を形成する。
次に、図８に示すように、保護層２５（図４参照）を形成することなく、充填材２７を塗布し、固化させる。充填材２７は、ナノマテリアル集合層２４の隙間３２内に埋め込まれると共に、ナノマテリアル集合層２４上にも配置される。
次に、図９に示すように、上方からＲＩＥ等のドライエッチングを施すことにより、充填材２７の上部を除去し、ＣＮＴ３１を露出させる。このドライエッチングにおいて、エッチング面がナノマテリアル集合層２４に到達した後は、充填材２７と共にＣＮＴ３１もエッチングされる。従って、ナノマテリアル集合層２４の上面は平坦になる。但し、いつエッチング面がナノマテリアル集合層２４に到達したかは検出できないため、ＣＮＴ３１を確実に露出させるために、エッチングはオーバー気味に行う。
次に、図１０に示すように、露出したナノマテリアル集合層２４上に導電材料を堆積させて、上部電極層２６を形成する。このとき、ナノマテリアル集合層２４と上部電極層２６との界面は平坦になる。そして、ＣＮＴ３１はこの界面において上部電極層２６の下面と接触する。以後の工程は、前述の第１の実施形態と同様である。
本比較例においては、図９に示す工程において、ＣＮＴ３１を確実に露出させるために、エッチングはオーバー気味に行う必要があるが、これにより、ＣＮＴ３１の一部が失われてしまう。このため、この損失分を考慮して、予めナノマテリアル集合層２４を厚く形成しておく必要があり、材料コストが増加する。これに対して、前述の第１の実施形態によれば、保護材料を検出しながらエッチングを行うことにより、保護層２５が露出した時点でエッチングを停止させることができるため、ＣＮＴ３１の損失を抑え、材料コストを抑制することができる。
また、本比較例においては、図９に示す工程において、充填材２７と共にＣＮＴ３１もエッチングされるため、ＣＮＴ３１が損傷を受けてしまう。これに対して、前述の第１の実施形態によれば、ＣＮＴ３１の上部を保護層２５により覆った状態でエッチングを行うため、ＣＮＴ３１が損傷を受けることを防止できる。
更に、本比較例においては、ナノマテリアル集合層２４のＣＮＴ３１が上部電極層２６の下面とほぼ点状に接触する。このため、ＣＮＴ３１と上部電極層２６との間のコンタクト抵抗が高く、且つ、不安定である。この結果、メモリセルの特性が不安定となる。この問題は、メモリセルを高集積化するためにピラー１６を細くすると、より顕著になる。これに対して、前述の第１の実施形態によれば、ＣＮＴ３１の上部を導電性の保護層２５で覆い、保護層２５を上部電極層２６で覆っているため、ＣＮＴ３１と上部電極層２６との間の電流経路が太く強固である。このため、ＣＮＴ３１と上部電極層２６との間のコンタクト抵抗が低く、且つ安定する。
なお、仮に、保護層２５を形成せず、充填材２７を塗布しない場合には、上部電極層２６を形成する際に、導電材料はナノマテリアル集合層２４の隙間３２内に深く侵入する。このため、ＣＮＴ３１と上部電極層２６の混在層が厚くなる。例えば、厚さが２０〜５０ｎｍの混在層が形成される。これに対して、前述の第１の実施形態においては、混在層の厚さは５〜２０ｎｍ程度である。これは、例えば、試料の断面をＴＥＭ（transmission electron microscopy：透過型電子顕微鏡）によって観察することにより、確認できる。
次に、第２の実施形態について説明する。
図１１は、本実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。
図１１に示すように、本実施形態に係る不揮発性記憶装置２は、前述の第１の実施形態に係る不揮発性記憶装置１（図２参照）と比較して、ナノマテリアル集合層２４内に充填材２７（図２参照）が埋め込まれていない点が異なっている。
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
先ず、前述の第１の実施形態において説明した方法のうち、図３から図６に示す工程を実施する。次に、図２に示すように、上部電極層２６を形成し、上部電極層２６、保護層２５、充填材２７を埋め込んだナノマテリアル集合層２４、下部電極層２３、シリコンダイオード層２２及びバリアメタル層２１をエッチングして、ピラー１６に加工する。ここまでは、前述の第１の実施形態と同様である。
そして、本実施形態においては、ピラー１６を形成した後、充填材２７を除去する。充填材２７は、例えば、加熱処理により気化させて、除去することができる。例えば、充填材２７を上述の「ＳｉＬＫ」によって形成する場合には、６００℃以上の温度に加熱することにより、「ＳｉＬＫ」を気化させることができる。その後、側壁を形成する。以後の工程は、前述の第１の実施形態と同様である。これにより、図１１に示す不揮発性記憶装置１が製造される。
なお、本実施形態に係る不揮発性記憶装置２においては、上部電極層２６の下面のうち、保護層２５の開口部２５ａ内に位置していた領域が、充填材２７を除去した後は、充填材２７によって支持されなくなる。このため、その後の熱処理等により、上部電極層２６が変形した場合には、この領域は平坦ではなくなる可能性がある。
本実施形態によれば、前述の第１の実施形態と比較して、各ＣＮＴ３１の可動性を高め、スイッチング速度を向上させることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態について説明する。
図１２は、本実施形態に係る不揮発性記憶装置のピラーを例示する断面図であり、
図１３は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
図１２に示すように、本実施形態に係る不揮発性記憶装置３は、前述の第１の実施形態に係る不揮発性記憶装置１（図２参照）と比較して、保護層２５が設けられていない点が異なっている。但し、以下に説明するように、不揮発性記憶装置２の製造途中においては、保護層２５を形成する。
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
先ず、図３から図６に示す工程を実施する。このとき、保護層２５の材料（保護材料）は窒化シリコン（ＳｉＮ）とする。次に、図１３に示すように、保護層２５のエッチング速度が充填材２７のエッチング速度よりも高くなるような条件で、エッチングを行う。例えば、エッチング液として燐酸を用いたウェットエッチングを施す。これにより、保護層２５を除去する。このとき、充填材２７の堆積層の上面における保護層２５が除去されたあとの領域には凹部が形成され、主としてこの凹部内において、保護層２５によって覆われていたＣＮＴ３１の上部が露出する。その後、図１２に示すように、ナノマテリアル集合層２４上に、上部電極層２６を形成する。このとき、上部電極層２６は凹部内にも埋め込まれ、ＣＮＴ３１の露出部分を覆う。以後の工程は、前述の第１の実施形態と同様である。これにより、図１２に示す不揮発性記憶装置３が製造される。
本実施形態によれば、前述の第１の実施形態と比較して、保護層２５の材料（保護材料）を導電材料に限定する必要がなくなり、窒化シリコン等の絶縁材料も使用することができる。これにより、保護材料の選択の自由度が向上し、製造が容易になる。例えば、本実施形態においては、保護層２５を窒化シリコン（ＳｉＮ）により形成し、エッチング液として燐酸を用いる例を示したが、これには限定されない。例えば、保護層２５をタングステン（Ｗ）により形成し、エッチング液をＮＣ２、すなわち、過酸化水素水とＴＭＹの混合溶液としてもよい。又は、保護層２５を窒化タングステン（ＷＮ）により形成し、エッチング液をＮＣ２としてもよい。但し、エッチング液には、ＣＮＴ３１及び周辺材料に損傷を与えない液を選択する必要がある。
また、本実施形態によっても、図６に示す工程において、充填材２７をエッチングする際に、ＣＮＴ３１が保護層２５によって覆われているため、ＣＮＴ３１の損傷を防止することができる。更に、充填材２７のエッチングの際に、保護層２５の材料（保護材料）を検出することにより、エッチングを精度よく停止させ、ナノマテリアル集合層２４を過剰にエッチングすることを防止できる。更にまた、上部電極層２６が各ＣＮＴ３１の上部を覆うように形成されるため、ＣＮＴ３１と上部電極層２６との間の接触面積が広くなり、コンタクト抵抗を低減することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
次に、第４の実施形態について説明する。
図１４は、本実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。
図１４に示すように、本実施形態は、前述の第２の実施形態と第３の実施形態とを組み合わせた例である。すなわち、本実施形態に係る不揮発性記憶装置４は、前述の第１の実施形態に係る不揮発性記憶装置１（図２参照）と比較して、保護層２５及び充填材２７が設けられていない点が異なっている。
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
先ず、図３から図６に示す工程を実施する。すなわち、バリアメタル層２１、シリコンダイオード層２２、下部電極層２３、ナノマテリアル集合層２４及び保護層２５をこの順に形成し、充填材２７を堆積させた後、充填材２７の上部を除去して保護層２５を露出させる。次に、図１３に示すように、保護層２５をエッチングして除去する。次に、図１４に示すように、上部電極層２６を形成する。次に、バリアメタル層２１から上部電極層２６までの積層膜をエッチングして、ピラー１６に加工する。次に、例えば、加熱処理により充填材２７を気化させることにより、充填材２７を除去する。次に、ピラー１６の側面上に側壁を形成する。以後の工程は、前述の第１の実施形態と同様である。これにより、図１４に示す不揮発性記憶装置４が製造される。
本実施形態の効果は、前述の第２及び第３の実施形態と同様である。また、本実施形態における上記以外の構成、製造方法及び動作は、前述の第１の実施形態と同様である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、前述の各実施形態においては、ナノマテリアル集合層を構成する微小導電体としてＣＮＴ（カーボンナノチューブ）を用いる例を示したが、これには限定されない。微小導電体としては、例えば、グラフェン、フラーレン、カーボンナノリボン、カーボンナノコイル、シリコンナノチューブ、ポーラス（多孔質）材料、又はそれらの混合体を使用してもよい。また、下部電極層２３及び上部電極層２６の材料は、前述の例には限定されず、電導特性等の物性及びプロセス上の都合等によって選定してもよい。
以上説明した実施形態によれば、高集積化が可能な記憶装置及びその製造方法を実現することができる。
１、２、３、４：不揮発性記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、２１：バリアメタル層、２２：シリコンダイオード層、２３：下部電極層、２４：ナノマテリアル集合層、２５：保護層、２５ａ：開口部、２６：上部電極層、２７：充填材、３１：カーボンナノチューブ（ＣＮＴ）、３２：隙間、ＢＬ：ビット線、ＷＬ：ワード線

Claims (16)

  1. 下部電極層と、
    前記下部電極層上に設けられ、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、
    前記ナノマテリアル集合層上に設けられ、導電性であり、前記微小導電体に接し、開口部が形成された保護層と、
    前記保護層上に設けられ、前記保護層に接した上部電極層と、
    を備えたことを特徴とする記憶装置。
  2. 前記隙間内に埋め込まれた絶縁性の充填材をさらに備え、
    前記上部電極層は前記開口部を介して前記充填材に接していることを特徴とする請求項１記載の記憶装置。
  3. 前記保護層は各前記微小導電体の上部を覆っていることを特徴とする請求項１または２に記載の記憶装置。
  4. 前記上部電極層は前記開口部内に進入していることを特徴とする請求項１〜３のいずれか１つに記載の記憶装置。
  5. 前記微小導電体はカーボンナノチューブであることを特徴とする請求項１〜４のいずれか１つに記載の記憶装置。
  6. 第１の方向に延びる複数本のワード線を含むワード線配線層と、
    前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
    をさらに備え、
    前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
    前記下部電極層、前記ナノマテリアル集合層、前記保護層及び前記上部電極層は、各前記ワード線と各前記ビット線との間に積層されてピラーを形成していることを特徴とする請求項１〜５のいずれか１つに記載の記憶装置。
  7. 下部電極層上に、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、
    前記ナノマテリアル集合層の上方から保護材料を堆積させることにより、前記微小導電体に接し、開口部が形成された保護層を形成する工程と、
    充填材を堆積させることにより、前記開口部を介して前記隙間内に前記充填材を埋め込むと共に、前記保護層を前記充填材により埋め込む工程と、
    前記充填材の一部を上方から除去することにより、前記保護層を露出させる工程と、
    前記保護層上に上部電極層を形成する工程と、
    を備えたことを特徴とする記憶装置の製造方法。
  8. 前記保護層を露出させる工程は、
    排出ガス中における前記保護材料の有無を検出しながら、前記充填材をドライエッチングする工程を有し、
    前記検出結果に基づいて、前記ドライエッチングを停止させることを特徴とする請求項７記載の記憶装置の製造方法。
  9. 前記充填材の堆積は、前記保護材料の堆積よりも被覆率が高い方法によって行うことを特徴とする請求項７または８に記載の記憶装置の製造方法。
  10. 前記充填材の堆積は塗布法によって行い、前記保護材料の堆積は気相成長法によって行うことを特徴とする請求項９記載の記憶装置の製造方法。
  11. 前記保護材料を導電材料とすることを特徴とする請求項７〜１０のいずれか１つに記載の記憶装置の製造方法。
  12. 前記保護層を露出させる工程の後、前記上部電極層を形成する工程の前に、前記保護層を除去する工程をさらに備えたことを特徴とする請求項７〜１０のいずれか１つに記載の記憶装置の製造方法。
  13. 前記充填材を絶縁材料とすることを特徴とする請求項７〜１２のいずれか１つに記載の記憶装置の製造方法。
  14. 前記上部電極層を形成する工程の後、前記充填材を除去する工程をさらに備えたことを特徴とする請求項７〜１２のいずれか１つに記載の記憶装置の製造方法。
  15. 前記微小導電体をカーボンナノチューブとすることを特徴とする請求項７〜１４のいずれか１つに記載の記憶装置の製造方法。
  16. 第１の方向に延びる複数本のワード線を含むワード線配線層を形成する工程と、
    前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層を形成する工程と、
    をさらに備え、
    前記ワード線配線層を形成する工程及び前記ビット線配線層を形成する工程を交互に実施し、
    前記ナノマテリアル集合層を形成する工程、前記保護層を形成する工程、前記充填材を堆積させる工程、前記保護層を露出させる工程及び前記上部電極層を形成する工程は、前記ワード線配線層を形成する工程と前記ビット線配線層を形成する工程との間に実施することを特徴とする請求項７〜１５のいずれか１つに記載の記憶装置の製造方法。
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