CN100499056C - 半导体集成电路器件的制造方法 - Google Patents

半导体集成电路器件的制造方法 Download PDF

Info

Publication number
CN100499056C
CN100499056C CNB2004800432692A CN200480043269A CN100499056C CN 100499056 C CN100499056 C CN 100499056C CN B2004800432692 A CNB2004800432692 A CN B2004800432692A CN 200480043269 A CN200480043269 A CN 200480043269A CN 100499056 C CN100499056 C CN 100499056C
Authority
CN
China
Prior art keywords
probe
film
test
wafer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004800432692A
Other languages
English (en)
Other versions
CN101095221A (zh
Inventor
神田信
渡边孝司
广田大介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN101095221A publication Critical patent/CN101095221A/zh
Application granted granted Critical
Publication of CN100499056C publication Critical patent/CN100499056C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2894—Aspects of quality control [QC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

当使用装备有薄膜探针的探针卡执行探针标记检查时，视觉检查系统(51)从视觉上检查检查对象即晶片的主表面的外观，按照在晶片平面中的相应芯片的排列次序，将检查结果，例如在晶片的主表面上粘附了灰尘微粒或晶片主表面上的凸点电极的形状异常，收集为晶片图数据。通过服务器(52)将晶片图数据传送到探针检查系统(53)，其中根据晶片图数据，对于其中没有通过视觉检查的芯片，省略探针标记检查，而对于其中通过了视觉检查的其他芯片，执行探针标记检查。

Description

半导体集成电路器件的制造方法
技术领域
本发明涉及一种制造半导体集成电路器件的技术，并且特别涉及一种有效地用于其上以狭窄间距布置大量电极焊盘的半导体集成电路的电测试的技术。
背景技术
例如，日本专利公开No.7-283280、日本专利公开No.8-50146(与国际公开WO 95/34000相对应)、日本专利公开No.8-201427、日本专利公开No.11-23615(与美国专利No.USP 6,305,230相对应)、日本专利公开No.2001-159643、日本专利公开No.10-308423、日本专利公开No.11-97471(与欧洲专利No.EP 1022775相对应)和日本专利公开No.2000-150594(与欧洲专利No.EP 0999451相对应)公开了一种探针器(prober)的结构，它具有使用制造半导体集成电路器件的技术所形成的探针(接触端子)、绝缘膜和引线；一种制造该探针器的方法；和一种即使对于具有减小间距的测试焊盘的芯片，也能够通过使用该探针器实行探针测试的技术。
日本专利公开No.2002-163900(与2002年5月23日公布的美国专利申请公开No.US 2002/061606相对应)公开了一种技术，通过仅对在晶片级老化中确定为良好芯片的芯片执行探针测试，使得能够省略对不良芯片的探针测试。
日本专利公开No.5-74888公开了一种技术，通过将芯片外观测试中确定为不良芯片的芯片从特性测试的对象中排除，并且仅对在外观测试中确定为良好芯片的芯片执行特性测试，使得能够省略对确定为不良芯片的芯片的探针测试。
日本专利公开No.7-94559公开了一种技术，其中使晶片上通过图像处理添加有不良标记的芯片经受电特性测试，同时不与探针接触，从而能省略对不良芯片进行探针测试。
日本专利公开No.7-142547公开了一种技术，通过芯片外观测试器来检测晶片上的不良芯片，而且进一步指定没有被援救的不良芯片，并且省略对所指定不良芯片的测试，使得能够减小总测试时间。
日本专利公开No.7-147304(与美国专利No.USP 5,644,245)公开了一种技术，通过当探针的针迹在容限之内时，对随后芯片执行探针测试，并且当针迹在容限之外时，省略探针测试，使得能够防止由于针迹问题引起的不良芯片的生产。
日本专利公开No.5-3239公开了一种技术，通过将晶片处理过程中生产有不良芯片的晶片周围区域中的芯片从探针测试的对象中排除，然后省略在晶片的周围区域中的芯片上形成凸点电极，使得能够省略形成不必要的凸点电极。
日本专利公开No.8-306748公开了一种技术，通过首先对晶片上的全部元件执行探针测试，然后执行修复，并且然后对于除不可援救元件外的元件执行第二探针测试，使得能够改进探针测试的吞吐量。
日本专利公开No.6-089929公开了一种技术，对晶片上的各芯片引入一个电可写永久记录单元，使得按某一测试的结果在某些芯片确定为不良芯片之后，仅对健全芯片执行测试。
发明内容
作为一种对半导体集成电路器件进行测试的技术，例如，给定探针测试。探针测试包括用于确认一个器件是否根据预定功能工作的功能测试，和用于通过对DA操作特性或AC操作特性进行测试以确定一个器件是良好还是不良的测试。
近年来，半导体集成电路器件的多功能性取得了很大进展，并且促进了在一个半导体芯片(在下文，简单称为芯片)上精心制作多个电路。而且，为了降低半导体集成电路器件的制造成本，促进了半导体元件和布线的尺寸减小，以便减小半导体芯片(在下文简单称为芯片)的面积，从而增加每个晶片得到的芯片数。因此，使测试焊盘(键合焊盘)的数目增加，另外，使测试焊盘排列的间距减小，并且还使测试焊盘的面积减小。与测试焊盘间距的这种减小相关联，有一个问题，即当一个具有悬臂状探针的探针器用于探针测试时，探针难以设定为与测试焊盘的布置位置相对准。
本发明人研究了一种技术，通过使用一种具有利用半导体集成电路器件的制造技术而形成的探针的探针器，使得即使对于具有减小间距的测试焊盘的芯片，也能够实现探针测试。在这种研究中，本发明人发现了以下问题。
也就是，探针器具有一个探针卡，该探针卡具有一个使用半导体集成电路器件的制造技术，通过执行金属膜和聚酰亚胺膜的淀积，并对膜进行构图而形成的薄膜探针。在该薄膜探针中，将金属膜的部分形成为使用半导体集成电路器件的制造技术而精细地进行构图的探针，它们能适合具有减小间距的测试焊盘。在使用这种探针卡的情况下，如果杂质粘附在作为测试对象的芯片的表面上，则当探针与测试焊盘接触时，杂质可能会触及薄膜探针，从而可能会使薄膜探针破损。而且，在测试焊盘的形状发生异常的情况下，可能使薄膜探针破损。有一个问题，即当薄膜探针这样破损时，探针测试可能继续而破损没有被注意到，从而得不到准确的测试结果。
而且，有一个问题，即当注意到薄膜探针的破损时，由于薄膜探针的破损而对似乎没有给定准确测试结果的芯片更换探针卡之后，需要再次执行探针测试，从而增加了探针测试所需要的时间。
本申请中公开的发明的目的是提供一种技术，用于在使用具有薄膜探针的探针卡所执行的探针测试中防止薄膜探针的破损。
本申请中公开的发明之中的典型发明的概要简短描述如下。
一种根据本发明的半导体集成电路器件的制造方法包括步骤：
(a)制备半导体晶片，其中将该晶片分成多个芯片区域，在各芯片区域中形成半导体集成电路，并且在主表面上方形成多个第一电极，各第一电极与半导体集成电路电耦合，
(b)对芯片区域中的主表面的外观进行测试，并且记录第一位置作为第一数据，其中在第一位置处布置有其中检测到外观异常的第一芯片区域，
(c)制备第一卡，该第一卡具有：布线板，在其上形成有第一布线；第一片，在其上形成用于与第一电极接触的多个连接端子以及与连接端子电耦合的第二布线，该第二布线与第一布线电耦合，并且连接端子的端部保持与第一电极之中的对应电极相面对；和按压机构，以从背面对第一片中形成连接端子的区域进行按压，以及
(d)基于第一数据，对于各芯片区域将连接端子的端部与第一电极接触，以执行半导体集成电路的电测试，并且对于第一芯片区域，不使连接端子的端部与第一电极接触，以省略半导体集成电路的电测试。
本申请中公开的发明的其他概要按逐项方式简短描述如下。
1.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备晶片，其中基本上完成晶片工艺，并且在制造半导体集成电路的工艺中(典型地，对各芯片区域提供几个或多个探针电极，例如键合焊盘)，在芯片区域中分别形成在键合焊盘(虽然用于导线键合的焊盘典型地是主要含有铝的Al焊盘，但是该焊盘可以是除导线键合外的那些用于键合的焊盘)上方的键合焊盘开口或凸点电极(虽然这里描述含有金作为主要成分的金凸点，但是该凸点可以是焊料金凸点或银凸点)；
(b)至少对晶片上方的各芯片区域中的键合焊盘开口或凸点电极和它们的外围执行外观测试(典型地用光学方法执行)；和
(c)当使用薄膜探针使芯片区域经受探针测试时(探针测试本身每次可以对各芯片区域或对几个芯片执行)，基于外观测试的结果，在芯片区域之中，对于不适当(这里，主要通过薄膜探针存在损坏等来确定)使用薄膜探针经受探针测试的第一组的一个或多个芯片区域，不执行探针测试，而对于不属于第一组的第二组芯片区域，使用薄膜探针执行探针测试，
其中步骤(b)的外观测试包括以下从属步骤：
(1)在第一精度下对键合焊盘开口或凸点电极和它们的外围执行外观测试；以及
(2)在比第一精度粗糙的第二精度下对除键合焊盘开口或凸点电极和它们的周围外的部分执行外观测试。
2.在根据项1的半导体集成电路器件的制造方法中：
在步骤(c)的探针测试期间，对于第一组的芯片区域，不使薄膜探针的突针与作为探针电极的键合焊盘或凸点电极接触(例如，认为在具有凸点的晶片的工艺中杂质或异常图形的高度的上限与凸点的高度近似相同。因此，除非突针与探针电极接触，否则即使在探针电极上或在它们的附近存在杂质等，也不认为会导致对探针的致命损坏。而且，因为认为损坏是由于为了电测量而实现欧姆接触所进行的按压引起的，所以如果忽略由于与杂质接触而引起对突针的轻微损坏，则当突针与具有异常外观的芯片区域中的探针电极正常接触但基本上不对其按压时，能大大地抑制对薄膜探针等的损坏)。
3.在根据项1的半导体集成电路器件的制造方法中：
对于第一组的芯片区域，在步骤(c)的探针测试期间，使薄膜探针的突针不与作为探针电极的键合焊盘或凸点电极接触到至少能对第一组的芯片区域执行电测量的程度。
4.在根据项1至3中的任何一个的半导体集成电路器件的制造方法中：
步骤(b)的外观测试包括步骤：在步骤(c)的探针测试期间，对晶片上的杂质或异常图形是否损坏薄膜探针进行光学测试。
5.在根据项2至4中的任何一个的半导体集成电路器件的制造方法中：
探针电极是凸点电极。
6.在根据项2至4中的任何一个的半导体集成电路器件的制造方法中：
探针电极是键合焊盘。
7.在根据项2至5中的任何一个的半导体集成电路器件的制造方法中：
探针电极是含有金作为主要成分的凸点电极。
8.在根据项2至4和6中的任何一个的半导体集成电路器件的制造方法中：
探针电极是含有铝作为主要成分的键合焊盘。
9.在根据项1至8中任何一个的半导体集成电路器件的制造方法中：
键合焊盘或凸点电极之下的互连层的至少部分包括埋置布线，该埋置布线由含有铜作为主要成分的布线材料形成。
10.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备晶片，其中在半导体集成电路的制造工艺中，基本上完成晶片工艺，并且分别在多个芯片区域中形成探针电极；
(b)至少对晶片上方的各芯片区域中的探针电极和它们的周围执行外观测试；和
(c)当使用薄膜探针使芯片区域经受探针测试时，基于外观测试结果，在芯片区域之中，对于不适当使用薄膜探针经受探针测试的第一组的一个或多个芯片区域，不执行探针测试，而对于不属于第一组的第二组芯片区域，使用薄膜探针执行探针测试，并且使薄膜探针的突针与探针电极接触，
其中步骤(b)的外观测试包括以下从属步骤：
(1)在第一精度下对探针电极和它们的外围执行外观测试；和
(2)在比第一精度粗糙的第二精度下，对除探针电极和它们的外围外的部分执行外观测试。
11.在根据项10的半导体集成电路器件的制造方法中：
步骤(b)的外观测试包括在步骤(c)的探针测试期间，对晶片上方的杂质或异常图形是否损坏薄膜探针进行光学测试。
12.在根据项10至11中的任何一个的半导体集成电路器件的制造方法中：
探针电极是凸点电极。
13.在根据项10至11中的任何一个的半导体集成电路器件的制造方法中：
探针电极是键合焊盘。
14.在根据项10至12中的任何一个的半导体集成电路器件的制造方法中：
探针电极是含有金作为主要成分的凸点电极。
15.在根据项10至11和13中的任何一个的半导体集成电路器件的制造方法中：
探针电极是含有铝作为主要成分的键合焊盘。
16.在根据项10至15中的任何一个的半导体集成电路器件的制造方法中：
探针电极之下的互连层的至少部分包括埋置布线，该埋置布线由含有铜作为主要成分的布线材料形成。
17.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备晶片，其中在制造半导体集成电路的工艺中，基本上完成晶片工艺，并且分别在多个芯片区域中形成含有金作为主要成分的金凸点电极；
(b)至少对晶片上方的各芯片区域中的金凸点电极和它们的周围执行外观测试；以及
(c)当使用薄膜探针使芯片区域经受探针测试时，基于外观测试的结果，在芯片区域之中，对于不适当使用薄膜探针经受探针测试的第一组的一个或多个芯片区域，不执行探针测试，而对于不属于第一组的第二组芯片区域，使用薄膜探针执行探针测试，并且使薄膜探针的突针与金凸点电极接触到至少能执行电测量的程度，
其中步骤(b)的外观测试包括以下从属步骤：
(1)在第一精度下对金凸点电极和它们的外围执行外观测试；和
(2)在比第一精度低的第二精度下对除金凸点电极和它们的周围外的部分执行外观测试。
18.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备晶片，其中基本上完成晶片工艺，并且在半导体集成电路的制造工艺中，分别在芯片区域中形成探针电极；
(b)至少对晶片上方的各芯片区域中的探针电极和它们的周围执行外观测试；和
(c)当使用微针高度探针执行探针测试时(在一般悬臂型中，即使晶片具有几十微米高度的杂质等，在探针的端部与支持探针的针支持器之间，与晶片的主表面平行的表面方向上的高度差为几百微米或更大，这样完全没有问题；然而，在以薄膜探针为代表的微针高度探针中，因为针高度典型地为90μm或更小，所以基于杂质的形状、位置或属性，可能会以高可能性使所要测量的探针或晶片损坏)，基于外观测试的结果，在芯片区域之中，对于不适当使用微针高度探针经受探针测试的第一组的一个或多个芯片区域，不执行探针测试，而对于不属于第一组的第二组芯片区域，使用微针高度探针执行探针测试，并且使微针高度探针的突针与探针电极接触。
19.在根据项18的半导体集成电路器件的制造方法中：
微针高度探针的突针的高度为90μm或更小。
20.在根据项18的半导体集成电路器件的制造方法中：
微针高度探针的突针的高度为50μm或更小。
21.在根据项18的半导体集成电路器件的制造方法中：
微针高度探针的突针的高度为30μm或更小。
22.在根据项18的半导体集成电路器件的制造方法中：
微针高度探针的突针的高度为20μm或更小。
此外，本申请中公开的发明的其他概要按逐项方式简短描述如下。
1.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备半导体晶片，其中将晶片分成多个芯片区域，在各芯片区域中形成半导体集成电路，并且在主表面上方形成多个第一电极，各第一电极与半导体集成电路电耦合，
(b)对芯片区域中的主表面的外观进行测试，并且将第一位置记录为第一数据，在该第一位置处布置有其中检测到外观异常的第一芯片区域，
(c)制备第一卡，该第一卡具有：布线板，在其上形成有第一布线；第一片，在其上形成用于与第一电极接触的多个连接端子，和待与连接端子电耦合的多个第二布线，该第二布线与第一布线电耦合，并且将连接端子的端部保持与第一电极之中的对应电极相面对；和按压机构，用于从背面对第一片中形成连接端子的区域进行按压，以及
(d)基于第一数据，对各芯片区域使连接端子的端部与第一电极接触，以执行半导体集成电路的电测试，并且对第一芯片区域，不使连接端子的端部与第一电极接触，以省略半导体集成电路的电测试。
2.在根据项1的半导体集成电路器件的制造方法中，
第一电极是突起电极。
3.在根据项2的半导体集成电路器件的制造方法中，
外观异常是突起电极的截面轮廓异常或杂质粘附在芯片区域中的主表面上。
4.在根据项2的半导体集成电路器件的制造方法中，
步骤(b)包括：
(b1)一个这样的步骤：在各芯片区域中，将一个关于第一电极按第一距离在芯片区域的外周之内的区域分成多个第一区域，并且对各第一区域进行外观测试。
5.在根据项4的半导体集成电路器件的制造方法中，
突起电极在平面上呈具有长边和短边的矩形，以及
第一距离在平面中比突起电极的短边长。
6.在根据项4的半导体集成电路器件的制造方法中，
各第一区域是矩形，其边为10μm或更小。
7.在根据项4的半导体集成电路器件的制造方法中，
步骤(b)包括：
(b2)这样一个步骤：将除第一区域外的区域分成比第一区域具有更大面积的多个第二区域，然后对各第二区域进行外观测试。
8.在根据项1的半导体集成电路器件的制造方法中，
第一电极布置在芯片区域中主表面上方布置的突起电极的下方，它们是与突起电极电耦合的焊盘电极，并且
在形成突起电极之前，执行步骤(d)。
9.在根据项1的半导体集成电路器件的制造方法中，
第一电极是在各芯片区域中的半导体晶片的主表面上方形成的有源区域，和在主表面上方形成的多个布线层，并且
对于有源区域和布线层的每次形成，执行步骤(d)。
10.在根据项1的半导体集成电路器件的制造方法中，
各第一电极是含有金作为主要成分的突起电极，它在平面中是具有长边和短边的矩形，并且长边向芯片区域的外周延伸。
11.在根据项10的半导体集成电路器件的制造方法中，
相互邻近的第一电极之间的间隔与一个比短边更短的距离相对应。
12.在根据项10的半导体集成电路器件的制造方法中，
第一电极分别沿芯片区域的外周排列，
相互邻近的第一电极之间的间隔为15μm或更小，并且
相互邻近的第一电极以每第二距离进行布置，该第二距离为34μm或更小。
13.在根据项10的半导体集成电路器件的制造方法中，
半导体集成电路包括LCD驱动器。
14.在根据项1的半导体集成电路器件的制造方法中，
各芯片区域具有在主表面上方形成的多个布线层，并且
在布线层之中作为顶层的布线层中，包括第一电极。
15.在根据项14的半导体集成电路器件的制造方法中，
第一电极分别沿芯片区域的外周排列，
相互邻近的第一电极之间的间隔为15μm或更小，并且
相互邻近的第一电极以每第二距离进行布置，该第二距离为34μm或更小。
附图说明
图1表示本发明的一个实施例的探针卡的底部的相关部分平面图；
图2表示沿图1中的线A-A的横截面图；
图3表示作为探针测试对象的半导体芯片的平面图，该探针测试使用本发明的实施例的探针卡进行；
图4表示在图3所示的半导体芯片上方形成的焊盘的透视图；
图5表示一个相关部分截面图，表示将图4所示的半导体芯片与一个液晶板连接的方法；
图6表示形成本发明实施例的探针卡的一个薄膜片的相关部分平面图；
图7表示沿图6中的线B-B的横截面图；
图8表示沿图6中的线C-C的横截面图；
图9表示一个横截面图，表示形成本发明的探针卡的薄膜片的相关部分；
图10表示作为探针测试对象的半导体芯片的平面图，该探针测试使用本发明的实施例的探针卡进行；
图11表示用于形成本发明的实施例的探针卡的一个薄膜片的相关部分平面图；
图12表示一个相关部分平面图，表示作为探针测试对象的半导体芯片上设置的凸点电极上，探针与凸点电极接触的探针接触位置，其中该探针测试使用本发明的实施例的探针卡进行；
图13表示用于形成本发明的实施例的探针卡的一个薄膜片的相关部分平面图；
图14表示用于形成本发明的实施例的探针卡的一个薄膜片的相关部分平面图；
图15表示沿图14中的线D-D的横截面图；
图16表示沿图14中的线E-E的横截面图；
图17表示一个相关部分截面图，用于说明形成本发明的实施例的探针卡的薄膜片的制造工艺；
图18表示在图17之后的薄膜片的制造工艺期间，一个相关部分截面图；
图19表示在图18之后的薄膜片的制造工艺期间，一个相关部分截面图；
图20表示在图19之后的薄膜片的制造工艺期间，一个相关部分截面图；
图21表示在图20之后的薄膜片的制造工艺期间，一个相关部分截面图；
图22表示在图21之后的薄膜片的制造工艺期间，一个相关部分截面图；
图23表示在图22之后的薄膜片的制造工艺期间，一个相关部分截面图；
图24表示在图23之后的薄膜片的制造工艺期间，一个相关部分截面图；
图25表示在图24之后的薄膜片的制造工艺期间，一个相关部分截面图；
图26表示在图25之后的薄膜片的制造工艺期间，一个相关部分截面图；
图27表示一个相关部分截面图，用于说明半导体芯片的探针与焊盘之间的接触，该探针由形成本发明的实施例的探针卡的薄膜片所包括；
图28表示一个相关部分截面图，用于说明半导体芯片的探针与焊盘之间的接触，该探针由形成本发明的实施例的探针卡的薄膜片所包括；
图29表示形成本发明的一个实施例的探针卡的薄膜片的相关部分平面图；
图30表示沿图29中的线F-F的相关部分截面图；
图31表示形成本发明的一个实施例的探针卡的薄膜片的相关部分平面图；
图32表示沿图31中的线F-F的相关部分截面图；
图33表示形成本发明的一个实施例的探针卡的薄膜片的相关部分平面图；
图34表示沿图33中的线F-F的相关部分截面图；
图35表示形成本发明的一个实施例的探针卡的薄膜片的相关部分平面图；
图36表示沿图35中的线F-F的相关部分截面图；
图37表示形成本发明的一个实施例的探针卡的薄膜片的相关部分平面图；
图38表示沿图37中的线F-F的相关部分截面图；
图39表示一个说明图，表示在本发明的一个实施例的探针测试步骤中所使用的相应装置的配置；
图40表示一个平面图，用于说明作为探针测试对象的半导体芯片的主表面中的区域的限定，该探针测试使用本发明的实施例的探针卡进行；
图41表示一个相关部分截面图，用于说明作为探针测试对象的半导体芯片的主表面上所设置的焊盘的形状异常，该探针测试使用本发明的实施例的探针卡进行；
图42表示一个说明图，表示作为探针测试对象的半导体芯片的外观测试结果集合的晶片图数据，该探针测试使用本发明的实施例的探针卡进行；
图43表示作为探针测试对象的半导体芯片的相关部分截面图，该探针测试使用本发明的一个不同实施例的探针卡进行；
图44表示作为探针测试对象的半导体芯片的相关部分截面图，该探针测试使用本发明的该不同实施例的探针卡进行；
图45表示一个说明图，表示作为探针测试对象的半导体芯片的外观测试结果集合的晶片图数据，该探针测试使用本发明的该不同实施例的探针卡进行；
图46是一个半导体晶片的平面图，其中形成半导体芯片区域，这些区域作为使用本发明的该不同实施例的探针卡的探针测试对象；
图47表示在本发明的又一个不同实施例的半导体集成电路器件的制造工艺期间，一个相关部分截面图；
图48表示在本发明的该不同实施例的半导体集成电路器件的制造工艺期间，一个相关部分截面图；
图49表示在本发明的该不同实施例的半导体集成电路器件的制造工艺期间，一个相关部分截面图；
图50表示在本发明的该不同实施例的半导体集成电路器件的制造工艺期间，一个相关部分截面图；
图51表示在本发明的该不同实施例的半导体集成电路器件的制造工艺期间，一个相关部分截面图；
图52表示在本发明的该不同实施例的半导体集成电路器件的制造工艺期间，一个相关部分截面图；和
图53表示一个悬臂型的探针卡的相关部分截面图。
具体实施方式
在详细描述本申请的发明之前，如下描述本申请中的术语的含义。
晶片是单晶硅衬底(典型地为近似平面圆形)、SOI(绝缘体上硅)衬底、蓝宝石衬底、玻璃衬底、其他绝缘、半绝缘或半导体衬底和它们的复合衬底。本申请所指的半导体集成电路器件不仅包括在半导体或绝缘体衬底，例如硅晶片或蓝宝石衬底上方形成的器件，而且包括在其他绝缘衬底，例如玻璃上方形成的器件，包括TFT(薄膜晶体管)和STN(超扭曲向列)液晶器件，除非特别地指定不包括这样器件的情况。
器件表面是晶片的主表面，其上将要通过光刻形成与多个芯片区域相对应的器件图形。
微针高度探针是一个用于狭窄间距半导体集成电路的探针，具有50μm或更小(最多90μm或更小)，并且更希望30μm或更小的针高度，与一般悬臂型的探针卡不同，一般悬臂型的探针卡包括探针201、探针衬底202和针保持器部分203，如图53所示，其中探针201的端部与基本上支持端部的部分(针保持器部分203)之间的距离(即针高度H101)约为几百微米或更大。微针高度探针的一个典型例子是本实施例中详细描述的薄膜探针。在薄膜探针的情况下，针高度典型地为从针附近的片表面(参考表面)测量的针端部的高度。
接触端子是布线层和与其电耦合的端部，它们通过与用于制造半导体集成电路的工艺类似的晶片工艺，即光刻技术、CVD(化学汽相淀积)技术、溅射技术、蚀刻技术等的组合的构图方法而一体地形成。
薄膜探针、薄膜探针卡或突针布线片复合是一种薄膜，其上设置将要与测试对象接触的接触端子(突针)和从接触端子引出的布线，布线上形成有用于外部接触的电极，并且薄膜具有约10μm至100μm的厚度。
探针卡是这样一种结构：具有将要与作为测试对象的晶片接触的接触端子和多层布线板等。半导体测试器是一种具有探针卡和样本支持系统的测试器，该样本支持系统用于运送作为测试对象的晶片。
探针测试是对其中完成晶片工艺的晶片使用探针器所执行的电测试，和通过使接触端子的端部与芯片区域中的主表面上方形成的电极接触所执行的半导体集成电路的电测试，这样通过一个功能测试来确认电路是否根据预定功能或DC和AC操作特性而工作，以区别电路是良好还是不良。它不同于将晶片分成各个芯片之后(或完成封装之后)所执行的筛选测试(最终测试)。探针测试的结果作为后面描述的晶片图而收集。
晶片外观测试器执行尺寸或形状测量，例如精细图形尺寸测量、缺陷检查、厚度测量和平度测量，或例如用于检查杂质的微粒测量的检查。这些测量和检查(在下文，称为晶片外观测试)按预定分辨率执行，并且测量结果和检查结果作为随后的晶片图收集。
晶片图是根据芯片区域的排列或者测量或检查区域的排列，对探针测试的结果和晶片外观测试的结果的指示，并且用于确定晶片处理条件的分布或晶片处理的质量。
服务器是作为网络中心的计算机，并且包括文件服务器，该文件服务器在网络上存储文件并允许与网络耦合的用户使用文件。在本申请中，晶片图数据与文件相对应。
虽然为了方便，如果必要，则将以下实施例分成多个部分或实施例给予描述，但是除非特别指定情况，否则它们不是相互无关的，而是相互有这样关系，以便一个是部分或全部的变更、细节或补充描述。
在以下实施例中，当提及元件的数目时(包括件数、数值、数量和范围)，其不限于特定数目，并且可以是特定数目或更大或更小，除非特别指定情况，或除非原理上明显地限于特定数目的情况。
此外，在以下实施例中将会显而易见，组件成分(也包括要素步骤)不一定是必不可少的，除非特别指定情况，或除非原理上明显地认为是必须的情况。
类似地，在以下实施例中，当提及组件的形状、位置关系等时，包括与该形状等基本上相近或类似的那些形状等，除非特别指定情况，或除非明显地认为原理上不是这样的情况。这同样适用于数值和范围。
在用于说明实施例的全部图中，具有相同功能的元件用相同标记来标记，并且省略它们的重复描述。
实施例中所使用的图有时为了便于观看而用阴影线部分地标记，即使它是一个平面图。
在实施例中，绝缘栅场效应晶体管称为MISFET(金属绝缘体半导体场效应晶体管)，包括MOSFET(金属氧化物半导体场效应晶体管)。
因为在以下由本发明人和相关发明人的专利申请中，公开了通过在本申请中所使用的半导体光刻技术的薄膜探针的细节，所以除非特别必要情况，不重复该细节内容。给出这些专利申请，即日本专利申请No.2002-289377(与2003年10月2日提交的美国专利申请No.10/676,609相对应)、日本专利申请No.2002-294376、日本专利申请No.2003-189949、日本专利中请No.2003-075429(与2004年1月29日提交的美国专利申请No.10/765,917相对应)、日本专利申请No.2003-371515、日本专利申请No.2003-372323和日本专利申请No.2004-115048。
在下文，将根据附图详细地描述本发明的优选实施例。
实施例1
图1表示实施例1的探针卡的底部的相关部分平面图，以及图2是沿图1中的线A-A的横截面图。
如图1和图2所示，实施例1的探针卡(第一卡)由多层布线板1、薄膜片(薄膜探针(第一片))2和柱塞(按压机构)3等形成。薄膜片2通过保持环4固定在多层布线板1的底部，并且柱塞3附在多层布线板1的顶部。在多层布线板1的中心设有开口5，其中经由粘附环6使薄膜片2和柱塞3相互粘附。
在薄膜片2的底部上，形成多个探针(连接端子)7，例如为四边形锥体或梯形四边形锥体的形状。在薄膜片2中形成多个布线，各布线与各探针7电耦合，并且从各探针7延伸到薄膜片2的探针部分。在多层布线板1的底部上方形成多个接收部分(省略表示)，各接收部分与各布线的端部电接触，并且接收部分通过在多层布线板1中形成的布线(第一线)，与多层布线板1的顶部上设置的多个POGO座8电耦合。POGO座8具有容纳管脚以将信号从测试器引入探针卡的功能。
在实施例1中，薄膜片2例如由含有聚酰亚胺作为主要成分的薄膜形成。因为这样的薄膜片2具有柔性，所以实施例1是这样一种结构：其中柱塞3经由按压工具(按压机构)9，从顶部(背面)对形成探针7的区域中的薄膜片2按压，以便使全部探针7与芯片(半导体集成电路器件)的焊盘接触。也就是，通过柱塞3内布置的弹簧3A的弹力，对按压工具9施加恒定压力。在实施例1中，可以将42合金示例为按压工具9的材料。
在实施例1中，可以将其中形成有LCD(液晶显示器)驱动器的芯片示例为使用探针卡的探针测试(电测试)的对象。图46表示一个晶片WH的平面图，其中划分芯片10(芯片区域)。对其中划分芯片10的晶片，使用实施例1的探针卡执行探针测试。
图3表示芯片10的平面和按放大方式的芯片的部分。芯片10例如包括单晶硅衬底，它的主表面具有在其上形成的LCD驱动器电路。在芯片10的主表面的周围部分中，布置待与LCD驱动器电路电耦合的大量焊盘(第一电极)11、12，其中在图3中沿芯片10的上长边和两个短边排列的焊盘11是输出端子，而沿芯片10的下长边排列的焊盘12是输入端子。因为LCD驱动器的输出端子的数目大于输入端子的数目，所以焊盘11沿芯片10的上长边和两个短边按两行排列，并且相应行的焊盘11沿芯片10的上长边和两个短边交错地排列，以便使邻近焊盘11之间的间隔增加至最大。在实施例1中，邻近排列的焊盘11之间的间距(第二距离)LP约为68μμm。而且，在实施例1中，焊盘11为平面矩形，并且沿芯片10的外周相交(正交)的方向延伸的长边的长度LA约为63μm，而沿芯片10的外周延伸的短边的长度LB约为34μm。因为邻近排列的焊盘11之间的间距LP约为68μm，并且焊盘11的短边的长度LB约为34μm，所以邻近焊盘11之间的间隔约为34μm。
焊盘11和12是凸点电极(突起电极)，例如由Au(金)形成，并且通过电镀、无电镀、蒸发、溅射等的工艺，在芯片10的输入/输出端子(键合焊盘)上方形成。图4是焊盘11的透视图。焊盘11具有约为15μm的高度LC，并且焊盘12具有近似相同的高度。
在晶片的主表面上方分割的大量芯片区域中，通过使用半导体制造技术而形成LCD驱动器电路(半导体集成电路)和输入/输出端子(键合焊盘)，然后按以上方法在输入/输出端子上方形成焊盘11，并且然后对晶片进行划片以使芯片区域形成为各个件，由此可以制造芯片10。在实施例1中，在对晶片进行划片之前关于相应芯片区域执行探针测试。当在下文描述探针测试时(一个使焊盘11、12与探针7接触的步骤)，在没有特别指定的情况下，芯片10表示在对晶片进行划片之前的各芯片区域。
图5表示一个相关部分截面图，表示将芯片10与液晶板连接的方法。如图5所示，液晶板由玻璃衬底16、液晶层17和玻璃衬底18形成，玻璃衬底16具有在其主表面上方形成的像素电极14、15，玻璃衬底18经由液晶层17以与玻璃衬底16面对的方式布置。在实施例1中，可以示例芯片10经受面向下键合，使得焊盘11、12与这种液晶板的玻璃衬底16上方的像素电极14、15耦合，从而使芯片10与液晶板耦合。
图6表示一个相关部分平面图，以放大方式表示其中形成在薄膜片2的底部上方的探针7的区域的一部分；图7表示沿图6中的线B-B的相关部分截面图；以及图8表示沿图6中的线C-C的相关部分截面图。
探针7是在薄膜片2中以平面六边形构图的金属膜21A、21B的部分，和在金属膜21A、21B中的薄膜片2的底部中以四边形锥体或梯形四边形锥体而突出的部分。探针7根据在芯片10上方形成的焊盘11、12的位置，布置在薄膜片2的主表面中，并且图6表示与焊盘11相对应的探针7的排列。在探针7之中，探针7A对应于按两行排列的焊盘11中相对靠近芯片10的外周的一行(在下文，称为第一行)中的焊盘11，而探针7B对应于按两行排列的焊盘11中相对远离芯片10的外周的一行(在下文，称为第二行)中的焊盘11。位于相互最近的探针7A与探针7B之间的距离，由图6所在纸张上的水平距离LX和垂直距离LY所限定，并且距离LX为34μm，它是邻近布置的焊盘11之间的间距LP的一半。在实施例1中，距离LY约为93μm。如图9所示，从聚酰亚胺膜22的表面至探针7A、7B的端部的高度LZ(针高度)均匀地制成为50μm或更小(最大90μm或更小)，并且更希望30μm或更小。
例如，通过从下层顺序地层叠铑膜和镍膜，形成金属膜21A、21B。在金属膜21A、21B上方形成聚酰亚胺膜22，并且在聚酰亚胺膜22上方形成待与相应金属膜21电耦合的布线(第二线)23。布线23在聚酰亚胺膜22中形成的通孔24的底部处与金属膜21A、21B接触。在聚酰亚胺膜22和布线23上方形成聚酰亚胺膜25。
如前所述，金属膜21A、21B的部分形成为探针7A和7B，它们按四边形锥体或梯形四边形锥体而形成，并且在聚酰亚胺膜22中形成穿透到金属膜21A、21B的通孔24。因此，当其中形成有探针7A的金属膜21A和通孔24的平面图形，和其中形成有探针7B的金属膜21B和通孔24的平面图形按相同方向布置时，会担心出现问题，这种问题是相互邻近的金属膜21A和金属膜21B相互接触，因此不能从探针7A和7B独立地得到输入和输出的问题。因而，如图6所示，在实施例1中，使其中形成有探针7B的金属膜21B和通孔24的平面图形与通过将其中形成有探针7A的金属膜21A和通孔24的平面图形旋转180度所得到的图形相对应。从而，其中在平面中布置有探针7A和通孔24的金属膜21A的较宽区域，和其中在平面中布置有探针7B和通孔24的金属膜21B的较宽区域，不会布置在纸张上左右方向的直线上，并且金属膜21A和金属膜21B的平面正向锥形区域布置在纸张上左右方向的直线上。结果，可以防止相互邻近的金属膜21A与金属膜21B之间接触的问题。而且，即使焊盘11(见图3)以狭窄间距布置，也可以将探针7A和7B布置在与焊盘相对应的位置。
虽然在实施例1中使用图3描述了按两行排列焊盘11的情况，但是如图10所示，有在其上按一行排列焊盘的芯片。如图11所示，通过使用薄膜片2能处理这样的芯片，其中金属膜21A的较宽区域布置在纸张上左右方向的直线上。当按这样方式按一行排列焊盘11时，例如沿芯片10的外周相交(正交)方向延伸的长边的长度LA约为140μm，沿芯片10的外周延伸的短边的长度LB约为19μm，邻近布置的焊盘11之间的间距LP约为34μm，以及邻近焊盘11之间的间隔约为15μm，长边的长度与图3所示的焊盘11相比约为两倍或更大，并且沿短边方向的焊盘11的中心位置可以与图3所示的焊盘11的中心位置对准，因此可以使用图6至图8所述的薄膜片2，并且因此将探针7A、7B分别与图12所示的位置POS1、POS处的焊盘11接触。
当进一步给定大量焊盘11时，有时至少按三行排列焊盘。图13表示一个与按三行排列的焊盘11相对应的薄膜片2的相关部分平面图，以及图14表示一个与按四行排列的焊盘11相对应的薄膜片2的相关部分平面图。当芯片10的尺寸相同时，随着焊盘11的行数增加，使用图6所述的距离LX变得更窄，因此更加担心包括金属膜21A、21B的金属膜会相互接触。因而，如图13和图14所示，使金属膜21A、21B、21C和21D成为通过将图6所示的金属膜21A的平面图形旋转45度所形成的图形，从而可以防止金属膜21A、21B、21C和21D相互接触的问题。而且，虽然这里已经就图6所示的金属膜21A的平面图形旋转45度的例子给予了描述，但是旋转角度不限于45度，并且可以是另外的角度，只要可以防止金属膜21A、21B、21C和21D之间的接触。在金属膜21C中形成探针7C，关于探针7B相对应的焊盘11，探针7C与芯片10中更内侧布置的焊盘11相对应，并且在金属膜21D中形成探针7D，关于探针7C相对应的焊盘11，探针7D与芯片10的更内侧布置的焊盘11相对应。
这里，图15表示沿图14中的线D-D的相关部分截面图，以及图16表示沿图14中的线E-E的相关部分截面图。如图14所示，当布置金属膜21A至21D，它们具有按四行与焊盘11相对应的探针7A至7D时，难以通过一个布线层形成从上层待与相应金属膜21A至21D电耦合的全部布线。这是因为距离LX减小，从而金属膜21A至21D会相互接触，另外，与金属膜21A至21D电耦合的布线会相互接触。因而，如图15和图16所示，在实施例1中，可以示例布线层由两个布线层(布线23、26)形成。在布线26和聚酰亚胺膜25上方形成聚酰亚胺膜27。作为相对下层的布线23在聚酰亚胺膜22中形成的通孔24的底部处与金属膜21A、21C接触，而作为相对上层的布线26在聚酰亚胺膜22、25中形成的通孔28的底部处与金属膜21B、21D接触。因为在同一布线层中可以保证邻近布线23或布线26之间的较大间隔，从而可以防止邻近布线23或布线26相互接触的问题。当焊盘11按五行或更多行给定，并且对应探针的数目增加，因而距离LX减小时，通过形成更多个布线层，可以使布线间隔增加。
其次，使用图17至图26，结合薄膜片的制造工艺，描述实施例1的薄膜片2的结构。图17至图26表示在薄膜片2的制造工艺期间的相关部分截面图，该薄膜片2具有使用图6至图8所述的按两行(见图3)的焊盘11所对应的探针7A、7B。在日本专利申请No.2003-75429、日本专利申请No.2003-371515、日本专利申请No.2003-372323和日本专利申请2004-115048中，也描述了薄膜片的结构和制造工艺以及与探针7(探针7A至7D)类似的探针的结构和制造工艺。
首先，如图17所示，制备包括约0.2mm至0.6mm厚度的硅的晶片31，并且通过热氧化工艺在晶片31的两侧之上形成具有约0.5μm厚度的氧化硅膜32。其次，将光致抗蚀剂膜用作掩膜，对晶片31的主表面的一侧的氧化硅膜32进行蚀刻，使得在晶片31的主表面侧的氧化硅膜32中形成穿透到晶片31的开口。然后，在将剩余氧化硅膜32用作掩膜的情况下，通过使用强碱溶液(例如，氢氧化钾溶液)对晶片31进行各向异性蚀刻，从而在晶片31的主表面中形成由(111)面所包围的取四边形锥体或梯形四边形锥体的孔33。
其次，如图18所示，通过使用氢氟酸和氟化氨的混合溶液进行湿法蚀刻，除去在孔33的形成期间用作掩膜的氧化硅膜32。然后，使晶片31经受热氧化处理，从而在包括孔33的内部的晶片31的整个表面上方，形成具有约0.5μm厚度的氧化硅膜34。然后，在包括孔33的内部的晶片31的整个表面上方，形成导电膜35。例如，通过溅射或蒸发工艺，顺序地淀积具有约0.1μm厚度的铬膜和具有约1μm厚度的铜膜，可以形成导电膜35。然后，在导电膜35上方形成光致抗蚀剂膜，并且通过光刻技术除去在后面步骤中形成金属膜21A、21B(见图6至图8)的区域中的光致抗蚀剂膜，使得形成开口。
其次，通过将导电膜35用作电极进行电镀工艺，在光致抗蚀剂膜中的开口的底部中出现的导电膜35上方，顺序地淀积具有高硬度的导电膜37和38。在实施例1中，可以示例导电膜37是铑膜，以及导电膜38是镍膜。根据至此的步骤，可以从导电膜37、38形成金属膜21A、21B。孔33中的导电膜37和38将是探针7A、7B。在后面步骤中除去导电膜35，这在后面进行描述。
在金属膜21A和21B中，当在后面步骤中形成探针7A和7B时，由铑膜形成的导电膜37成为表面膜，它们与焊盘11直接接触。因此，对于导电膜37，优选地选择一种具有高硬度和优良耐磨性的材料。而且，因为导电膜37与焊盘11直接接触，所以当探针7A和7B刮掉的焊盘11的切屑粘附到导电膜37时，必须有一个除去切屑的清洁步骤，这样担心带来增加探针测试步骤的时间。因此，对于导电膜37，优选地选择一种难以与形成焊盘11的材料粘附的材料。因此，在实施例1中，将满足这些条件的铑膜选择为导电膜37。因而能省略清洁步骤。
其次，除去用于形成金属膜21A、21B(导电膜37、38)的光致抗蚀剂膜，然后形成聚酰亚胺膜22(也见图7和图8)，使得它覆盖金属膜21A、21B和导电膜35，如图19所示。然后，在聚酰亚胺膜22中形成穿透到金属膜21A、21B的通孔24。通过使用激光进行钻孔或通过将铝膜用作掩膜进行干法蚀刻，可以形成通孔24。
其次，如图20所示，在包括通孔24的内部的聚酰亚胺膜22上方形成导电膜42。例如，通过溅射或蒸发工艺，顺序地淀积具有约0.1μm厚度的铬膜和具有约1μm厚度的铜膜，可以形成导电膜42。然后，在导电膜42上方形成光致抗蚀剂膜，并且然后通过光刻技术对光致抗蚀剂膜进行构图，使得在光致抗蚀剂膜中形成穿透到导电膜42的开口。然后，通过电镀工艺在开口中的导电膜42上方形成导电膜43。在实施例1中，关于导电膜43，可以示例一个铜膜或一个从下层顺序地淀积铜膜和镍膜而形成的层叠膜。
其次，除去光致抗蚀剂膜，并且然后将导电膜43用作掩膜，对导电膜42进行蚀刻，从而形成包括导电膜42、43的布线23。布线23可以在通孔24的底部处与金属膜21A、21B电耦合。
其次，如图21所示，在晶片31的主表面上方形成聚酰亚胺膜25。聚酰亚胺膜膜25起一个在后面步骤中将金属片粘附到晶片31的主表面的粘附层作用。
其次，如图22所示，将金属片45粘附在聚酰亚胺膜25的顶部。关于金属片45，可以示例一种材料，其线性膨胀系数较低并且接近由硅形成的晶片31的线性膨胀系数，而且在实施例1中，为42合金(具有4ppm/℃线性膨胀系数的42％镍和58％铁的合金)或不胀钢(具有1.5ppm/℃线性膨胀系数的36％镍和64％铁的合金)。而且，代替使用金属片45，可以形成一种具有与晶片31相同材料的硅膜，或可以形成一种具有与硅近似相同线性膨胀系数的材料，例如铁、镍和钴的合金或陶瓷和树脂的混合材料。通过使金属片与晶片31的主表面重叠，同时使它们相互对准，然后在聚酰亚胺膜25的玻璃转变点的温度或更高温度下将它们加热，同时在约10kgf/cm2至200kgf/cm2下对它们进行按压，以执行热压键合，由此可实现这种金属片45的粘附。
使用聚酰亚胺膜25粘附这样的金属片45，从而能改进将要形成的薄膜片2的强度。当不粘附金属片45时，会担心发生问题，这种问题是在探针测试期间由于温度引起薄膜片2和作为测试对象的晶片的膨胀或收缩，使探针7A、7B与焊盘11之间的相对位置移动，因此探针7A、7B不能与对应焊盘11接触的问题。另一方面，根据实施例1，通过粘附金属片45，可以使探针测试期间由于温度引起的薄膜片2和作为测试对象的晶片的膨胀或收缩程度均匀。从而可以防止探针7A、7B与焊盘11之间的相对位置移动。也就是，在探针测试期间，可以与温度无关地在任何时间都保证探针7A、7B与对应焊盘11之间的电接触。而且，在各种情况下能保证薄膜片2和作为测试对象的晶片之间的相对位置精度。
其次，使用通过光刻技术所构图的光致抗蚀剂膜作为掩膜，对金属片45进行蚀刻，从而在探针7A、7B上方的金属片45中形成开口46，并且在平面中在金属膜21A或金属膜21B之间的区域上的金属片45中形成开口47。在实施例1中，蚀刻可以是使用氯化铁溶液的喷射蚀刻。
其次，除去光致抗蚀剂膜，并且然后如图23所示，在开口46中形成弹性体部分48。此时，形成弹性体部分48，使得在开口46上方出现一定量的弹性体。在实施例1中，作为形成弹性体部分48的一种方法，可以示例一种在开口46中印刷或分配器涂覆(dispenser-coating)弹性树脂的方法，或一种设置硅片的方法。弹性体部分46通过局部变形来吸收减小各个探针7A、7B的端部的高度的差异，同时减小当许多探针7A、7B的端部与焊盘11接触时的冲击，因此通过随着焊盘11的高度的差异而均匀地咬入，实现探针7A、7B与焊盘11之间的接触。
其次，如图24所示，通过使用氢氟酸和氟化氨的混合溶液进行蚀刻，除去在晶片31的背面上的氧化硅膜34。然后，通过使用强碱溶液(例如，氢氧化钾溶液)进行蚀刻，除去作为用于形成薄膜片2的模制材料的晶片31。然后，通过蚀刻顺序地除去氧化硅膜34和导电膜35。此时，使用氢氟酸和氟化氨的混合溶液对氧化硅膜34进行蚀刻，并且使用高锰酸钾溶液对导电膜35中包括的铬膜进行蚀刻，而且使用碱性蚀刻盐(alkaline copper etchant)对导电膜35中包括的铜膜进行蚀刻。根据至此的步骤，在探针7A、7B的表面上方出现作为形成探针7A、7B的导电膜37(见图18)的铑膜。如前所述，在表面上方形成有铑膜的探针7A、7B难以与作为待与探针7A、7B接触的焊盘11的材料的Au等粘附，并且与Ni相比，硬度较高，而且难以氧化，并且因此能够使接触电阻稳定。
其次，如图25所示，除去开口47下方的聚酰亚胺膜25、22，以形成开口49。通过使用激光进行钻孔或将金属片45和弹性体48用作掩膜进行蚀刻，可以形成该开口49。然后，如图26所示，在弹性体部分48上方粘附一个由42合金等形成的按压工具50，由此制造实施例1的薄膜片2。
根据以上步骤制造的实施例1的薄膜片2通过对其粘附金属片45而使刚度得到改进。而且，如图27所示，作为测试对象的晶片(芯片10)中的翘曲引起焊盘11与焊盘12之间的高度差S。因此，这种差S担心引起一种问题，即探针7A、7B不能与具有相对低高度的焊盘12接触。然而，在金属膜21A中(在金属膜21B中)形成开口49，这样减小开口49中薄膜片2的刚度。从而，当探针测试期间通过按压工具50对薄膜片施加压力时，也使得薄膜片2在弹性体48等的弹性变形的范围之内具有一个开口49中的台阶(step)。结果，因为在薄膜片2中可以产生抵消差S的这种台阶，所以可以保证全部探针7A、7B与焊盘11、12接触。
如图28所示，在杂质DST粘附在作为测试对象的晶片(芯片10)的主表面上的情况下，如果在薄膜片2中没有设置开口49，则会担心引起问题，这种问题是当探针7A、7B试图与焊盘11和12接触时，薄膜片2搁置在杂质DST上，因此探针7A和7B不能与焊盘11和12接触的问题。而且，担心薄膜片2搁置在杂质上，从而使薄膜片2变形，并且特别地在探针7A和7B附近存在杂质DST的情况下，会担心引起探针7A和7B刺入薄膜片2的问题。然而，因为在平面中杂质DST可以位于开口49中，所以通过设置开口49，能减小发生该问题的可能性。
这里，描述开口49的平面图形。图29、图31、图33、图35和图37表示薄膜片2的底部的相关部分平面图，以及图30、图32、图34、图36和图38分别表示沿图29、图31、图33、图35和图37中的线F-F的相关部分截面图。
在实施例1中，关于开口49的平面图形，首先可以示例如图29所示的矩形图形。当通过使用这样的矩形图形而使薄膜片2的刚度过度减小时，如图31所示，可以使用一种结构，其中在平面矩形图形中的开口49的对角线上，以横梁形状留下聚酰亚胺膜22、25和金属片45。因而可以保证薄膜片2的希望刚度。而且，如图33所示，可以使用一种结构，其中将如图31所示的开口49的图形按切口(slit)图形来处理，使得留下横梁状聚酰亚胺膜22、25和金属片45。这也能够实现薄膜片2的希望刚度。如使用图25所述，通过使用激光进行钻孔，形成切口图形的这种开口49，从而能减少处理所需要的时间。当使用图1和图2所述的保持环4、粘附环6和按压工具50为平面圆形时，开口49可以形成为平面圆形图形，如图35所示。在粘附环6和按压工具50为平面圆形的情况下，当开口49为平面矩形图形时，担心不稳定力集中在矩形图形的角部等，然而，通过使用平面圆形图形能防止不稳定力的这种集中。而且，因为如使用图3所述，作为测试对象的芯片10在平面中为具有短边和长边的矩形，所以可以使用一种如图37所示的结构，其中通过具有短边和长边的平面矩形图形来形成开口49，并且在平面矩形图形中沿短边方向延伸的若干横梁的图形中留下聚酰亚胺膜22、25和金属片45。从而，可以在薄膜片2中保证希望刚度。
其次，描述探针测试步骤，它使用具有实施例1中的薄膜片2的探针卡(见图1和图2)。
图39表示一个说明图，表示实施例1中用于探针测试步骤的各装置的配置。首先，制备晶片WH(见图45)，其中已经将工艺完成到形成焊盘11(见图3)的步骤。其次，使用外观测试器51对作为测试对象的晶片WH的主表面的外观进行测试。外观测试的目的是检查在芯片10的主表面上的杂质DST(见图28)的存在和焊盘11的形状，并且在早期阶段发现这些异常，以便保持半导体集成电路器件的制造产量。例如，在晶片WH的主表面上粘附的杂质DST是导电物质的情况下，或在焊盘11的(平面)形状中发现异常的情况下，会使邻近焊盘11相互直接短路，或经由杂质DST短路。因此，在早期阶段发现异常，并且弄清楚异常的原因，从而能防止由相同原因引起的异常的发生。也就是，能防止制造大量的不良产品。而且，外观测试的另一个目的是防止杂质DST的粘附，或对焊盘11的形状具有异常的产品的装运。
如图40所示，在使用外观测试器51对晶片WH的主表面进行外观测试中，将芯片10的主表面分成区域10A和其他区域，区域10A按位置在内侧一个距离(第一距离)，这个距离比焊盘11的短边的长度LB(见图3，例如约19μm)长，远离在芯片10的主表面中相对内侧排列的焊盘11。然后，将区域10A分成矩形的区域(第二区域)，例如一边约为30μm，并且对各区域(第二区域)进行外观测试。除区域10A外的区域，其中布置有焊盘11，并且按包围区域10A的方式布置，分成矩形的区域(第一区域)，例如一边约为10μm，并且对各区域(第一区域)进行外观测试。为什么按这样方式将其中布置有焊盘11的除区域10A外的区域分成比区域10A更精细，是因为在晶片WH的主表面上粘附的杂质DST为导电物质的情况下，或在焊盘11的(平面)形状发现异常的情况下，如前所述，邻近焊盘11会相互直接电短路，因此需要更精确的测试。而且，在实施例1中，如图41所示，焊盘11的高度LC(也见图4)限定为与作为下层的布线接触的凸点电极11A的基膜(base film)的最下部分，到除突出部分11B外的焊盘11的顶部的高度，并且将形成突出部分11B的情况假定为在这样限定下的焊盘11的高度的异常。也就是，外观测试将其中检测到从第一或第二区域突出的杂质DST或焊盘11的形状(平面形状和高度)异常的芯片10指定为不良芯片。这种外观测试的结果根据如图42所示的晶片WH的平面中相应芯片10的相应行而收集为晶片图数据(第一数据)，并且在晶片图数据中，记录其中检测到外观异常的芯片(第一组芯片的区域)10E(图42中用阴影线表示)所处的位置(第一位置)，和其他芯片10(第二组芯片的区域)所处的位置。
当对晶片WH中的全部芯片10完成外观测试时，对晶片图数据进一步增加用于识别晶片WH的信息，并且然后传送到服务器52，而且存储在其中。然后，将晶片WH运送到探针测试器53中，并且将运送到探针测试器51的晶片WH所对应的晶片图数据从服务器52传送到探针测试器53。这里，外观测试器51和探针测试器53的数目分别不限于一个。也就是，当外观测试器51和探针测试器53分别布置几个，并且它们分别不是一一对应时(当不确定将晶片WH从预定外观测试器51运送到预定探针测试器53时)，服务器52布置在外观测试器51与探针测试器53之间，从而可以在外观测试器51与探针测试器53之间实现晶片图数据的传送和接收。当分别设置一个外观测试器51和一个探针测试器53，并且将经受外观测试器51的外观测试的晶片WH运送到探针测试器53，而不暂时保持在一个不同位置，而且经受探针测试时，可以省略服务器52，使得晶片WH的晶片图数据从外观测试器51直接传送到探针测试器53。
在探针测试器53中，使用具有薄膜片2(见图1和图2)的探针卡执行探针测试。探针测试器53基于从服务器52传送来的晶片图数据，对晶片WH执行探针测试。也就是，对于其中在晶片图数据中检测到外观异常的如芯片10E(见图42)的芯片10，省略探针测试。结果，对于其中检测到外观异常等如芯片10E(见图42)的芯片10，可以省略将探针7A、7B(见图6至图8)与焊盘11接触的步骤。
当探针7A、7B与焊盘11接触时，如果杂质DST粘附到晶片WH(芯片10)的主表面(这样即使通过在薄膜片2(见图2)中设置开口49(见图28)，也不能防止与薄膜片2接触)或在焊盘11中形成突出部分11B，则由于搁置在杂质DST或突出部分11B上，担心薄膜片2变形，并且特别当在探针7A、7B附近存在杂质DST或突出部分11B时，会担心发生一种问题，即探针7A、7B刺入薄膜2中。即使薄膜2不像这样而没有破损，则会担心薄膜2由于与杂质DST或突出部分11B接触而损坏。如图53所示，在像包括探针201、探针衬底202和针保持器部分203的悬臂型的一般探针卡那样，在探针201的端部与基本上支持端部的部分(针保持器部分203)之间的距离(针高度H101)约为几百微米或更大的情况下，因为针高度H101比实施例1的薄膜片2中的针高度(从聚酰亚胺膜22的表面到探针7A、7B(见图11)的端部的高度LZ)大，所以针保持器部分203以较低可能性搁置在杂质DST或突出部分11B而破损。因而，如实施例1那样，对于其中在晶片图数据中检测到外观异常等如芯片10E(见图42)的芯片10，省略将探针7A、7B与焊盘11接触的步骤，从而可以防止薄膜片2的这种破损或损坏。根据本发明人所执行的实验，虽然即使关于使用外观测试器51在外观测试中确定为不良芯片的芯片10，执行探针测试的情况下，薄膜片2也以探针7A、7B与焊盘11之间的200,000次接触的平均数结束其寿命，但是在实施例1的情况下，其中对于确定为不良芯片的芯片10省略探针测试，薄膜片2以探针7A、7B与焊盘11之间的500,000次接触的平均数结束其寿命。也就是，根据实施例1，能极大地延长薄膜片2的寿命。
实施例2
其次，描述实施例2。
图43和图44表示一个其中形成有LCD驱动器的芯片10(这在实施例1中也作了描述)的相关部分截面图，并且表示相互不同的横截面。
衬底61(晶片WH)包括p型单晶硅，并且在作为衬底的主表面的器件形成表面中，形成隔离部分62，以限定有源区域La和假有源区域(dummy active region)Lb。隔离部分62包括例如由LOCOS(硅的局部氧化)工艺所形成的氧化硅膜。然而，通过一个槽型的隔离部分(SGI：浅槽隔离，或STI：浅沟隔离)，可以形成该隔离部分62。
例如，如图43所示，在由作为焊盘PD1下方一层的衬底61中的隔离部分62所包围的有源区域La中，形成pn结二极管D。该pn结二极管D例如是用于防止静电击穿的保护二极管，并且由衬底61中的p型阱PWL与作为其上部的n型半导体区域68之间的pn结所形成。在衬底61的主表面上方形成包括氧化硅膜的绝缘膜IS1。其上形成第一层布线M1。第一层布线M1具有一种配置，其中例如从下层依次淀积钛、氮化钛、铝(或铝合金)和氮化钛。铝或铝合金的膜是主要布线的材料，并且形成为具有最大厚度。第一布线M1通过在绝缘膜IS1中形成的平面圆形的多个接触孔CNT，耦合到n型半导体区域68，也就是，pn结二极管D。第一层布线M1用包括氧化硅膜的绝缘膜IS2覆盖。在绝缘膜IS2上方形成第二层布线M2。第二层布线M2的材料配置与第一布线M1的相同。第二层布线M2通过在绝缘膜IS2中形成的平面圆形的多个通孔TH1，与第一层布线M1电耦合。第二层布线M2用包括氧化硅膜的绝缘膜IS3覆盖。在绝缘膜IS3上方形成第三层布线M3。第三层布线M3通过在绝缘膜IS3中形成的平面圆形的多个通孔TH2，与第二层布线M2电耦合。此外，虽然第三层布线M3的主要部分用一个用于表面保护的绝缘膜IS4覆盖，但是第三层布线M3的一部分从绝缘膜IS4的一部分中形成的平面矩形的开口69中暴露。从开口69暴露的第三层布线M3的部分是焊盘PD1。用于表面保护的绝缘膜IS4包括单一物质膜，例如氧化硅膜、具有在氧化硅膜上方层叠氮化硅膜的结构的层叠膜或具有在氧化硅膜上方从下层依次层叠氮化硅膜和聚酰亚胺膜的结构的层叠膜。通过开口69，经由凸点电极11A的基膜，将焊盘PD1与凸点电极(突起电极)71(焊盘11)(见图3和图4)键合。凸点电极11A的基膜具有一种功能，以改进凸点电极71与焊盘PD或绝缘膜IS4之间的粘附，另外，具有一种阻挡层功能，以抑制或防止凸点电极71的金属元件向第三层布线M3侧的移动，和第三层布线M3的金属元件向凸点电极71侧的相反移动，而且该凸点电极11A的基膜包括一个如高熔点金属例如钛或钛钨的膜的单一物质膜，或一个具有在钛膜上从下层依次层叠镍膜和金的结构的层叠膜。如实施例1所述，凸点电极71包括Au膜，并且通过电镀工艺而形成。
另一方面，虽然如前所述在图44所示的作为假焊盘PD2下方一层的衬底61中，形成假有源区域Lb，但是在假有源区域Lb中不特别地形成一个元件。显然可以将二极管或其他元件形成为另外焊盘PD1，或可以设置p型阱或n型阱。在假焊盘PD2下方的第二层布线M2和第一层布线M1可以通过多个通孔TH1相互电耦合。因为焊盘PD2是假的，所以焊盘下方的第二层布线M2和第一层布线M1无需相互电耦合，然而，在焊盘PD2下方的层中布置通孔TH1，以便使得与假电极PD2键合的凸点电极41的顶部的高度更接近于与另外电极PD键合的凸点电极41的顶部的高度。
其次，描述芯片10的制造工艺的示例。首先，例如，通过LOCOS工艺在晶片状衬底61(晶片WH)的主表面上方形成隔离部分62，以便形成有源区域La和假有源区域Lb，然后在由隔离部分62包围的有源区域La中形成元件(例如，高耐压MISFET(金属绝缘体半导体场效应晶体管)和低耐压MISFET)。在假焊盘PD2下方的假有源区域Lb中不形成元件。然后，通过CVD(化学汽相淀积)工艺等，在衬底61的主表面上方淀积绝缘膜IS1，并且然后通过光刻技术和干法蚀刻技术，在绝缘膜IS1中的预定点形成平面圆形的接触孔CNT。然后，例如，在绝缘膜IS1上方通过溅射工艺等，从下层依次淀积氮化钛、钛膜、铝膜和氮化钛膜，并且然后通过光刻技术和干法蚀刻技术，对层叠金属膜进行构图，以便形成第一层布线M1。然后，在绝缘膜IS1上方类似地淀积绝缘膜IS2，并且然后在绝缘膜IS2中形成通孔TH1，而且然后在作为第一层布线M1的绝缘膜IS2上方形成第二层布线M2。然后，在绝缘膜IS2上方类似地淀积绝缘膜IS3，并且然后在绝缘膜IS3中形成通孔TH2，而且然后在作为第一层布线M1的绝缘膜IS3上方形成第三层布线M3。然后，在绝缘膜IS3上方淀积用于表面保护的绝缘膜IS4，并且然后在绝缘膜IS4上方形成使第三层布线M3的部分暴露的开口69，以便形成焊盘PD1和PD2。然后，在绝缘膜IS4上方，通过溅射工艺等淀积导电膜，该导电膜包括如像钛或钛钨那样的高熔点金属的膜的单一物质膜，或具有在钛膜上方从下层依次层叠镍膜和金膜的结构的层叠膜，并且然后在其上形成光致抗蚀剂图形，使得将凸点形成区域暴露，而将其他区域覆盖。
其次，形成包括金的凸点电极71(焊盘11)。如前所述，通过将由光刻技术设置了开口的光致抗蚀剂图形用作掩膜进行电镀工艺而形成Au膜，可以形成凸点电极71(焊盘11)。
其次，除去光致抗蚀剂膜，而且通过蚀刻除去作为基底的导电膜，从而形成凸点电极11A的基膜。然后，将衬底61(晶片WH)切割成各个芯片10。
虽然实施例1描述了一例，使用外观测试器51(见图39)对其中晶片工艺已经完成到形成焊盘11(见图3)的步骤的晶片WH执行外观测试，并且将结果收集为晶片图数据，但是实施例2示例这样一种情况：在其他步骤之后也使用外观测试器51执行外观测试，并且将晶片WH的主表面上粘附杂质和布线的形状异常的测试结果收集为晶片图数据。例如，分别在形成有源区域La和假有源区域Lb之后，在形成高耐压MISFET的栅电极(省略表示)之后，在形成低耐压MISFET的栅电极(省略表示)之后，在形成接触孔CNT之后，在形成第一层布线M1之后，在形成第二层布线M2之后，在形成第三层布线M3之后，以及在形成绝缘膜IS4中的开口69之后，也执行外观测试，并且将相应外观测试所得到的晶片图数据重叠，以创建最终图数据。可以示例在各步骤之后对其中形成实施例2的芯片10的全部晶片WH的约1％执行外观测试。这里，图45表示一个说明图，表示最终晶片图数据，示出其中在形成有源区域La和假有源区域Lb之后的外观测试中检测到外观异常的芯片10F、其中在形成高耐压MISFET的栅电极(省略表示)之后的外观测试中检测到外观异常的芯片10G、其中在形成有源区域La和假有源区域Lb之后的外观测试中检测到外观异常的芯片10H、其中在形成高耐压MISFET的栅电极之后的外观测试中检测到外观异常的芯片10I、其中在形成低耐压MISFET的栅电极之后的外观测试中检测到外观异常的芯片10J、其中在形成接触孔CNT之后的外观测试中检测到外观异常的芯片10K、其中在形成第一层布线M1之后的外观测试中检测到外观异常的芯片10L、其中在形成第二层布线M2之后的外观测试中检测到外观异常的芯片10M、其中在形成第三层布线M3之后的外观测试中检测到外观异常的芯片10N、其中在形成绝缘膜IS4中的开口69之后的外观测试中检测到外观异常的芯片10Q、其中在形成焊盘11(凸点电极71)之后的外观测试中检测到外观异常的芯片10E和除这些之外的芯片10，其中芯片10E至10Q用阴影线标记。基于按这样方式形成的最终晶片图数据，探针测试器53(见图38)使用具有薄膜片2(见图1和图2)的探针卡执行探针测试。从而，可以防止将其中在各步骤中检测到外观异常的芯片10进行装运。而且，将相应外观测试所得到的晶片图数据重叠，以创建最终晶片图数据，并且仅对其中在最终晶片图数据中没有检测到外观异常的芯片10执行探针测试，由此可以减少探针测试所需要的时间。
根据如上实施例2，可以得到与实施例1的优点相同的优点。
实施例3
图47表示一个横截面图，表示一个半导体芯片的相关部分，其中形成实施例3的半导体集成电路器件，其中在纸张左边的截面表示其中形成层叠布线的区域，而在纸张右边的截面表示其中形成键合焊盘(在下文，简称为焊盘)的区域。
在包括p型单晶Si(硅)的衬底81的主表面上方形成p型阱82，并且在该p型阱的元件隔离区域中形成元件隔离槽83。该元件隔离槽83为这样的配置，其中通过对衬底81进行蚀刻而形成的槽填充有诸如氧化硅膜的绝缘膜84。
N沟道型MISFET Qn主要包括栅氧化膜85、栅电极6和LDD(轻掺杂漏极)结构的n型半导体区域(源极，漏极)87。栅电极6由一个三层导电膜形成，该三层导电膜通过层叠掺杂有P(磷)等的低电阻多晶硅膜、WN(氮化钨)膜和W(钨)膜而形成。
在n沟道型MISFET上方形成氧化硅膜89。在氧化硅膜89中形成穿透到n沟道型MISFET Qn的n型半导体区域(源极，漏极)87的接触孔，并且在接触孔之内填充包括阻挡金属(TiN/Ti)和W膜的层叠膜的塞90。
在氧化硅膜89上方形成第一层布线91。该布线91由一个三层导电膜形成，该三层导电膜包括一个含有Al作为主要成分的具有较大厚度的铝合金膜(例如，含有Cu(铜)和Si)、一个Ti膜和一个TiN膜，该Ti膜和TiN膜各具有较小厚度并将Al合金膜夹在中间。布线91通过塞90与n沟道型MISFET Qn的n型半导体区域(源极，漏极)87中的一个电耦合。
在布线91上方形成氧化硅膜92。在氧化硅膜92中形成穿透到布线91的接触孔，并且如塞90那样，在接触孔之内填充有包括阻挡金属(TiN/Ti)和W膜的层叠膜的塞93。
在氧化硅膜92上方形成具有与布线91相同配置的第二层布线94。该布线94通过塞93与布线91电耦合。
在布线94上方形成氧化硅膜95。在氧化硅膜95中形成穿透到布线94的接触孔96，并且如塞90和93那样，在接触孔之内填充有包括阻挡金属(TiN/Ti)和W膜的层叠膜的塞97。
在氧化硅膜95上方形成具有与布线91和94相同配置的第三层布线98A和98B。通过塞97，将其中形成层叠布线的区域中布置的布线98A与布线94电耦合。布线98B布置在其中形成焊盘的区域中。
在布线98上方层叠以等离子体形成的氧化硅膜99、100。在其中形成层叠布线的区域中，在氧化硅膜99和100中形成穿透到布线98A的接触孔101A，并如塞90、93和97那样，在接触孔之内填充塞102A，该塞102A包括具有较小厚度的阻挡金属(TiN/Ti)和具有较大厚度的W膜的层叠膜。另一方面，在其中形成焊盘的区域中，在氧化硅膜99和100中形成穿透到布线98B的接触孔101B，并且在接触孔之内填充包括阻挡金属(TiN/Ti)和W膜的层叠膜的塞102B。
在其中形成层叠布线的区域中，在氧化硅膜100上方形成第四层布线103。在塞102B上方形成焊盘BP。
布线103由一个三层导电膜形成，该三层导电膜包括一个具有较大厚度的铝合金膜，及一个Ti膜和一个TiN膜，该Ti膜和TiN膜各具有较小厚度并将Al合金膜夹在中间。布线103通过塞102A与布线98A电耦合。使用在与由三层导电膜所配置的布线103相同工艺中形成的布线来形成焊盘BP。
例如，通过在第四层布线23和焊盘BP上层叠氧化硅膜104A和氮化硅膜104B，形成由两层绝缘膜配置的表面保护膜104。在焊盘BP的上部，在表面保护膜104中形成穿透到焊盘BP的开口105。
通过开口105，经由凸点电极106A的基膜，将焊盘BP与凸点电极(突起电极)106键合。
其次，描述如上配置的实施例3的半导体集成电路器件的制造方法。
首先，使包括约10Ωcm电阻率的单晶硅的衬底81经受热处理，使得在其主表面上方形成薄氧化硅膜(焊盘氧化膜)。然后，通过CVD(化学汽相淀积)工艺，在氧化硅膜上方淀积氮化硅膜，并且然后将光致抗蚀剂膜用作掩膜进行干法蚀刻，除去元件隔离区域中的氮化硅膜和氧化硅膜。为了当在后面步骤中使元件隔离槽之内填充的氧化硅膜致密化(玻璃化)时减小施加到衬底的应力，形成氧化硅膜。因为氮化硅膜具有几乎不可氧化的特性，所以将它用作一个掩膜，以防止在膜下方的区域(有源区域)中衬底表面的氧化。
其次，例如，通过将氮化硅膜用作掩膜进行干法蚀刻，在元件隔离区域中的衬底81中形成一个具有约350nm深度的槽，然后使衬底81经受热处理，以在槽的内壁上形成薄氧化硅膜，以便除去在槽的内壁中由于蚀刻所产生的损坏层。
其次，在衬底81上方淀积氧化硅膜84，并且然后使衬底81经受热处理，以使氧化硅膜84致密化(玻璃化)，以便改进氧化硅膜84的质量。然后，将氮化硅膜用作停止层并保留在槽内，通过化学机械抛光(CMP)工艺对氧化硅膜84进行抛光，从而形成具有平面化表面的元件隔离区域83。
其次，通过使用热磷酸进行湿法蚀刻，除去在衬底81的有源区域上留下的氮化硅膜，并且然后使衬底81经受B(硼)离子注入，以形成p型阱82。
其次，使衬底81经受热处理，从而在p型阱82的表面上方形成栅氧化膜85，并且然后在栅氧化膜85上方形成栅电极86。例如，通过依次层叠掺杂有P的多晶硅膜、WN(氮化钨)膜和W(钨)膜，并且然后通过将光致抗蚀剂用作掩膜进行干法蚀刻而对薄膜进行构图，形成该栅电极86。
其次，使p型阱82经受P或As(砷)离子注入，以形成n型半导体区域。然后，例如，在衬底1上方淀积氧化硅膜，并且然后对氧化硅膜进行各向异性蚀刻，从而在栅电极86的侧壁之上形成侧壁隔离层。然后，使衬底81中将要形成n沟道型MISFET Qn的区域经受P或As(砷)离子注入，从而关于侧壁隔离层按自对准方式形成n+型半导体区域，并且因此能形成具有LDD结构的n型半导体区域(源极，漏极)87。根据至此的步骤，能形成n沟道型MISFET Qn。
其次，在衬底81上方形成将要作为层间绝缘膜的氧化硅膜89，并且然后通过将一个由光刻技术所形成图形的光致抗蚀剂膜用作掩膜，使氧化硅膜89经受干法蚀刻，从而在n型半导体区域(源极，漏极)87上方形成接触孔。然后，在包括接触孔的内部的衬底81上方形成阻挡金属膜(TiN膜/Ti膜)，并且然后进一步淀积W膜，使得用W膜填充接触孔。然后，例如通过CMP工艺，除去除接触孔外的氧化硅膜89上的阻挡金属膜和W膜，从而形成塞90。
其次，在其中将要形成层叠布线的区域中形成布线91。通过在氧化硅膜89上方顺序地淀积Ti膜、Al合金膜和TiN膜，然后对薄膜进行蚀刻，形成布线91。
其次，在衬底81上方形成氧化硅膜92，并且然后对氧化硅膜92进行蚀刻，以形成接触孔。然后，在包括接触孔的内部的氧化硅膜92上方，顺序地淀积阻挡金属膜(TiN膜/Ti膜)和W膜，并且然后通过CMP工艺，除去氧化硅膜92上方的阻挡金属膜和W膜，使得形成塞93。
其次，根据与形成布线91的步骤相同的步骤，在其中将要形成层叠布线的区域中，形成包括Ti膜、Al合金膜和TiN膜的三层薄膜的布线94。
其次，在衬底1上方形成氧化硅膜95，并且然后对氧化硅膜95进行蚀刻，以形成接触孔96。然后，根据与形成塞93的步骤相同的步骤，在接触孔96中形成塞97。
其次，分别根据与形成布线91和94的步骤相同的步骤，在其中将要形成层叠布线的区域和其中将要形成焊盘的区域中，形成布线98A和布线98B，该布线98A、98B包括Ti膜、Al合金膜和TiN膜的三层薄膜，并且然后通过等离子体CVD工艺，在衬底81上方淀积使用高密度等离子体的氧化硅膜99。然后，通过使用高密度等离子体的等离子体CVD工艺，在氧化硅膜99上方淀积氧化硅膜100。然后，例如通过CMP工艺对氧化硅膜100的表面进行抛光，以使表面平坦。
其次，使用通过光刻技术所构图的光致抗蚀剂膜(省略表示)，对氧化硅膜100、99进行蚀刻，从而在其中将要形成层叠布线的区域中，形成穿透到布线98A的接触孔101A，并在其中将要形成焊盘的区域中，形成穿透到布线98B的接触孔101B。
其次，在包括接触孔101A和接触孔101B的内部的氧化硅膜100的上方，淀积包括厚度约10nm的Ti膜和厚度约50nm的TiN膜的阻挡金属膜。然后，在阻挡金属膜上方淀积厚度约500nm的W膜。
其次，通过CMP工艺除去接触孔102A和102B之外的W膜和阻挡金属膜，从而在接触孔101A之内形成塞102A，并在接触孔101B之内形成塞102B。
其次，在氧化硅膜100上方顺序地淀积Ti膜、Al合金膜和TiN膜，使得形成包括这些薄膜的层叠膜。然后，通过蚀刻对该层叠膜进行构图，从而在其中将要形成层叠布线的区域中形成布线103，并在将要形成焊盘的位置形成焊盘BP。
其次，在衬底81的表面上方顺序地淀积厚度约200nm的氧化硅膜104A和厚度约800nm的氮化硅膜104B，使得形成表面保护膜104，并且然后通过蚀刻除去在焊盘BP上方的氮化硅膜104B和氧化硅膜104A，从而形成平面矩形的开口105。
其次，在包括开口105的内部的表面保护膜104上方，淀积用于凸点电极106A的基膜。例如，通过一个例如Ti或TiW那样的高熔点金属的膜的单一物质膜，或一个具有在Ti膜上从下层依次层叠Ni(镍)膜和Au膜的结构的层叠膜，可以形成该用于凸点电极106A的基膜。然后，形成包括Au的平面矩形的凸点电极106。将一个通过光刻技术设置有开口的光致抗蚀剂图形用作掩膜，通过电镀工艺形成Au膜，可以形成凸点电极106。然后，除去光致抗蚀剂膜，而且通过蚀刻，除去除凸点电极106下方的基膜外的用于凸点电极106A的基膜。
其次，根据与实施例1所述的探针测试步骤(见图39至图42)相同的步骤，执行探针测试。如实施例1所述，当执行探针测试时，首先，使用外观测试器51(见图39)对衬底81的主表面的外观进行测试。在使用外观测试器51对衬底81的主表面进行外观测试中，如实施例1中使用图40所述的，将各芯片区域的内部分成：按位置在内侧一个距离(第一距离)的区域，这个距离比凸点电极106的短边长，远离衬底81的主表面中的凸点电极106；和其它区域。然后，将芯片的主表面中相对内侧区域分成多个矩形区域(第二区域)，并且对各区域(第二区域)执行外观测试。将其中排列凸点电极106并且按包围芯片的主表面中相对内侧区域的方式布置的相对外侧区域，例如分成其一边比第二区域的一边小的矩形区域(第一区域)，并且对各区域(第一区域)进行外观测试。如实施例1中使用图41所述的焊盘11的高度异常那样，根据相同标准对于实施例3的凸点电极106进行高度异常测试。如实施例1中图42所示那样，根据衬底81的平面中相应芯片区域的排列，将外观测试的结果收集为晶片图数据(第一数据)，并且在晶片图数据中记录其中检测到外观异常的芯片区域(第一芯片区域)的位置(第一位置)以及其中布置其他芯片区域的位置。
当对衬底81中的全部芯片区域完成外观测试时，对晶片图数据进一步增加用于识别衬底81的信息，并且然后传送到服务器52(见图39)，而且存储在其中。然后，将衬底81运送到探针测试器53，并且将与运送到探针测试器53中的衬底81相对应的晶片图数据从服务器52传送到探针测试器53。
在探针测试器53中，执行实施例1(见图6至图38(除图10和图12外))所述的使用具有薄膜片2的探针卡(见图1和图2)的探针测试。探针测试器53基于从服务器52传送来的晶片图数据，对衬底81执行探针测试。也就是，对于其中在晶片图数据中检测到外观异常的芯片区域，省略探针测试。结果，对于其中检测到外观异常的芯片区域，可以省略将探针7A、7B(见图6至图8)与凸点电极106接触的步骤。
当探针7A、7B与凸点电极106接触时，如果在衬底81的主表面上粘附有杂质，或在凸点电极106中形成突出部分，则会担心由于搁置在杂质或突出部分上而使薄膜片2变形，并且特别当在探针7A、7B附近存在杂质或突出部分时，会担心发生探针7A、7B刺入薄膜片2的问题。即使薄膜2不像这样而没有破损，也会担心由于与杂质或突出部分的接触而损坏薄膜片2。因而，对于其中在晶片图数据中检测到外观异常的芯片区域，省略将探针7A、7B与凸点电极106接触的步骤，从而可以防止薄膜片2的这种破损或损坏。
然后，将衬底81分成各个芯片，使得制造实施例3的半导体集成电路器件。
虽然在实施例3中描述了芯片的一例，它具有在其中形成的凸点电极106，并且经由凸点电极106安装，但是可以使用一种结构，其中代替凸点电极106而使用键合导线来安装芯片。在这样情况下，如图48所示，工艺与形成开口105的步骤相同。然后，根据与探针测试步骤相同的步骤，执行探针测试。此时，将探针7A、7B与焊盘BP接触。在完成探针测试之后，将衬底81分成各个芯片，并且将键合导线(省略表示)与焊盘BP和安装板(省略表示)耦合，使得在安装板上方安装该芯片。
虽然在实施例3中将布线11和14形成为含有Al作为主要成分，但是如图49所示，它可以形成为含有Cu(铜)作为主要成分。在这样情况下，在形成塞90之后，在氧化硅膜9上方顺序地淀积包括氮化硅膜的蚀刻停止层膜92A和氧化硅膜92B，从而形成层间绝缘膜92C。
其次，对层间绝缘膜92C进行蚀刻，以形成其底部与塞90接触的布线槽91D。然后，在包括布线槽91D的内部的氧化硅膜92B上方，顺序地淀积包括氮化钛膜的阻挡金属膜和Cu膜，并且然后通过CMP工艺，除去在氧化硅膜92B上的阻挡金属膜和Cu膜，从而在布线槽91D之内形成布线91。代替Cu膜，可以使用含有约80％重量比的Cu的铜合金膜。
其次，在层间绝缘膜92C上方顺序地淀积氮化硅膜、氧化硅膜、氮化硅膜和氧化硅膜，从而形成层间绝缘膜95A。在层间绝缘膜95A的形成中，代替氧化硅膜可以形成一个具有约4.3或更小的介电常数的低介电常数绝缘膜(例如SiOF)。因为通过形成这样一个低介电常数绝缘膜能减小半导体集成电路器件的布线的总介电常数，所以能防止例如布线延迟的问题。然后，对层间绝缘膜95A进行蚀刻，以形成一个其底部与布线91接触的接触孔93A，并且然后对层间绝缘膜95A中作为上层的氧化硅膜和氮化硅膜进行蚀刻，从而形成布线槽93B。
其次，在包括布线槽93B和接触孔93A的内部的层间绝缘膜95的上方，顺序地淀积包括氮化钛膜的阻挡金属膜和Cu膜，并且然后通过CMP工艺，除去层间绝缘膜95A上方的阻挡金属膜和Cu膜，从而形成布线94。
其次，在层间绝缘膜95A上方顺序地淀积氮化硅膜和氧化硅膜，从而形成层间绝缘膜95B。在层间绝缘膜95B的形成中，代替氧化硅膜可以形成一个具有约4.3或更小的介电常数的低介电常数绝缘膜(例如SiOF)。然后，对层间绝缘膜95B进行蚀刻，从而形成一个其底部与布线94接触的接触孔96。
其次，在包括接触孔96的内部的层间绝缘膜95B的上方，顺序地淀积阻挡金属膜(TiN膜/Ti膜)和W膜，并且然后通过CMP工艺，除去在层间绝缘膜95B上方的阻挡金属膜和W膜，从而形成塞97。此时，代替W膜可以使用Cu膜。
随后步骤与使用图47所述的形成布线98A、98B的步骤相同，并且在形成凸点电极106之后，根据与探针测试步骤相同的步骤，执行探针测试。在不形成凸点电极106的情况下，可以使用一种如图48所示结构那样的结构(见图50)，其中将开口105下方的焊盘BP与键合导线耦合。
将Cu膜用作主要导电层(见图51和图52)，可以形成布线98A、98B。在这种情况下，用氧化硅膜99和100代替通过从下层层叠氮化硅膜和氧化硅膜而形成的层叠膜99A和100A。根据与形成布线94的步骤相同的步骤，在通过对层叠膜99A进行蚀刻所形成的布线槽98C、98D中，分别可以形成布线98A和98B。在布线98A的形成期间，可以共同地形成塞97。
虽然根据实施例具体地描述了本发明人作出的发明，但是将会理解本发明不限于这些实施例，并且可以在不脱离本发明的主旨的情况下进行各种改变或变更。
例如，虽然在实施例中描述了通过将薄膜片中形成的探针与凸点电极接触来执行探针测试的情况，但是可以在形成凸点电极之前通过将探针与凸点电极下方布置的焊盘接触来执行探针测试。
工业应用性
本发明的半导体集成电路器件的制造方法可以广泛地用于半导体集成电路器件的制造方法中的探针测试步骤等。

Claims (17)

1.一种半导体集成电路器件的制造方法，包括步骤：
(a)制备晶片，其中在制造半导体集成电路的工艺中，完成晶片工艺，并且分别在多个芯片区域中形成键合焊盘上方的键合焊盘开口或凸点电极；
(b)至少对所述晶片上方的各所述芯片区域中的所述键合焊盘开口或所述凸点电极和它们的周围，执行外观测试；以及
(c)当使用薄膜探针使所述芯片区域经受探针测试时，基于所述外观测试的结果，在所述芯片区域之中，对于不适于经受使用所述薄膜探针进行所述探针测试的第一组芯片区域，不执行所述探针测试，而对于不属于所述第一组的第二组芯片区域，使用所述薄膜探针执行所述探针测试；
其中所述步骤(b)的所述外观测试包括以下从属步骤：
(1)在第一精度下，对所述键合焊盘开口或所述凸点电极和它们的周围执行所述外观测试；以及
(2)在比第一精度粗糙的第二精度下，对除所述键合焊盘开口或所述凸点电极和它们的所述周围外的部分，执行所述外观测试。
2.根据权利要求1的半导体集成电路器件的制造方法：
其中在所述步骤(c)的所述探针测试期间，对于所述第一组芯片区域，不使所述薄膜探针的突针与作为探针电极的所述键合焊盘或所述凸点电极接触。
3.根据权利要求1的半导体集成电路器件的制造方法：
其中在所述步骤(c)的所述探针测试期间，对于所述第一组芯片区域，不使所述薄膜探针的所述突针与作为探针电极的所述键合焊盘或所述凸点电极接触到至少可以执行电测量的程度。
4.根据权利要求1的半导体集成电路器件的制造方法：
所述步骤(b)的所述外观测试包括对所述步骤(c)的所述探针测试期间在所述晶片上的杂质或异常图形是否损坏所述薄膜探针进行光学测试的步骤。
5.根据权利要求2的半导体集成电路器件的制造方法：
其中所述探针电极是凸点电极。
6.根据权利要求2的半导体集成电路器件的制造方法：
其中所述探针电极是键合焊盘。
7.根据权利要求5的半导体集成电路器件的制造方法：
其中所述探针电极是含有金作为主要成分的凸点电极。
8.根据权利要求2的半导体集成电路器件的制造方法：
其中所述探针电极是含有铝作为主要成分的键合焊盘。
9.根据权利要求1的半导体集成电路器件的制造方法：
其中所述键合焊盘或所述凸点电极之下的互连层的至少部分包括埋置布线，所述埋置布线由含有铜作为主要成分的布线材料形成。
10.一种半导体集成电路器件的制造方法，包括步骤：
(a)制备晶片，其中在半导体集成电路的制造工艺中，完成晶片工艺，并且分别在多个芯片区域中形成探针电极；
(b)至少对所述晶片上方的各所述芯片区域中的所述探针电极和它们的周围，执行外观测试；以及
(c)当使用薄膜探针使所述芯片区域经受探针测试时，基于所述外观测试的结果，在所述芯片区域之中，对于不适于经受使用所述薄膜探针进行所述探针测试的第一组芯片区域，不执行所述探针测试，而对于不属于所述第一组的第二组芯片区域，使用所述薄膜探针执行所述探针测试，并且使所述薄膜探针的突针与所述探针电极接触；
其中所述步骤(b)的所述外观测试包括以下从属步骤：
(1)在第一精度下，对所述探针电极和它们的周围执行所述外观测试；以及
(2)在比所述第一精度粗糙的第二精度下，对除所述探针电极和它们的所述周围外的部分，执行所述外观测试。
11.根据权利要求10的半导体集成电路器件的制造方法：
其中所述步骤(b)的所述外观测试包括对所述步骤(c)的所述探针测试期间在所述晶片上方的杂质或异常图形是否损坏所述薄膜探针进行光学测试。
12.根据权利要求10的半导体集成电路器件的制造方法：
其中所述探针电极是凸点电极。
13.根据权利要求10的半导体集成电路器件的制造方法：
其中所述探针电极是键合焊盘。
14.根据权利要求10的半导体集成电路器件的制造方法：
其中所述探针电极是含有金作为主要成分的凸点电极。
15.根据权利要求10的半导体集成电路器件的制造方法：
其中所述探针电极是含有铝作为主要成分的键合焊盘。
16.根据权利要求10的半导体集成电路器件的制造方法：
其中所述探针电极之下的互连层的至少部分包括埋置布线，所述埋置布线由含有铜作为主要成分的布线材料形成。
17.一种半导体集成电路器件的制造方法，包括步骤：
(a)制备晶片，其中在制造半导体集成电路的工艺中，完成晶片工艺，并且分别在多个芯片区域中形成含有金作为主要成分的金凸点电极；
(b)至少对所述晶片上方的各所述芯片区域中的所述金凸点电极和它们的周围，执行外观测试；以及
(c)当使用薄膜探针使所述芯片区域经受探针测试时，基于所述外观测试的结果，在所述芯片区域之中，对于不适于经受使用所述薄膜探针进行所述探针测试的第一组芯片区域，不执行所述探针测试，而对于不属于所述第一组的第二组芯片区域，使用所述薄膜探针执行所述探针测试，并且使所述薄膜探针的突针与所述金凸点电极接触到至少可以执行电测量的程度；
其中所述步骤(b)的所述外观测试包括以下从属步骤：
(1)在第一精度下，对所述金凸点电极和它们的周围执行所述外观测试；以及
(2)在比所述第一精度粗糙的第二精度下，对除所述金凸点电极和它们的所述周围外的部分，执行所述外观测试。
CNB2004800432692A 2004-06-09 2004-06-09 半导体集成电路器件的制造方法 Expired - Fee Related CN100499056C (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2004/008414 WO2005122238A1 (ja) 2004-06-09 2004-06-09 半導体集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
CN101095221A CN101095221A (zh) 2007-12-26
CN100499056C true CN100499056C (zh) 2009-06-10

Family

ID=35503370

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800432692A Expired - Fee Related CN100499056C (zh) 2004-06-09 2004-06-09 半导体集成电路器件的制造方法

Country Status (4)

Country Link
US (1) US7544522B2 (zh)
JP (1) JP4372785B2 (zh)
CN (1) CN100499056C (zh)
WO (1) WO2005122238A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4534062B2 (ja) 2005-04-19 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置
JP5098276B2 (ja) * 2006-09-29 2012-12-12 富士通セミコンダクター株式会社 半導体装置の製造方法
US7521287B2 (en) * 2006-11-20 2009-04-21 International Business Machines Corporation Wire and solder bond forming methods
US8225683B2 (en) * 2007-09-28 2012-07-24 Lam Research Corporation Wafer bow metrology arrangements and methods thereof
US8766658B2 (en) * 2008-07-18 2014-07-01 Tokyo Electron Limited Probe
JP2010056353A (ja) * 2008-08-29 2010-03-11 Renesas Technology Corp 半導体装置の製造方法
IT1402434B1 (it) * 2010-06-10 2013-09-04 St Microelectronics Srl Struttura di rilevamento dell'allineamento di una sonda atta a testare circuiti integrati
CN102324086B (zh) * 2011-05-10 2013-04-17 北京确安科技股份有限公司 一种用于不同型号探针台的Map图转换方法
JP2012251811A (ja) * 2011-06-01 2012-12-20 Micronics Japan Co Ltd 電気的接続装置及びこれを用いる試験装置
CN104251935B (zh) * 2013-06-26 2018-03-06 中芯国际集成电路制造(上海)有限公司 测量晶圆电阻率的装置及方法
KR102491069B1 (ko) 2015-12-03 2023-01-26 삼성전자주식회사 반도체 소자
KR102620433B1 (ko) * 2016-09-30 2024-01-03 세메스 주식회사 웨이퍼 맵의 형성 방법
KR20180087537A (ko) * 2017-01-24 2018-08-02 삼성디스플레이 주식회사 전기 도금 마스크, 이를 이용하여 제작된 유기발광 표시장치 및 이의 제작방법
CN112444727A (zh) * 2019-08-28 2021-03-05 飞锃半导体（上海）有限公司 晶片测试系统及方法
CN112802771A (zh) * 2021-01-28 2021-05-14 上海华力微电子有限公司 缺陷检测晶圆图优化方法及其优化系统
CN113184796A (zh) * 2021-03-22 2021-07-30 北京大学（天津滨海）新一代信息技术研究院 一种微机电系统器件及其制造方法
KR20230010297A (ko) * 2021-07-12 2023-01-19 주식회사 엘엑스세미콘 테스트 패드 및 이를 포함하는 칩 온 필름 패키지
CN114355166B (zh) * 2022-01-10 2024-06-04 深圳市斯迈得半导体有限公司 一种led封装芯片检测装置
CN115656789B (zh) * 2022-12-26 2024-04-09 惠州市金百泽电路科技有限公司 一种台阶焊盘结构及其测试方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053239A (ja) 1991-06-26 1993-01-08 Fuji Electric Co Ltd 半導体装置の製造方法
JPH0574888A (ja) 1991-09-17 1993-03-26 Nec Yamagata Ltd ウエーハプロービング装置
JPH0689929A (ja) 1992-07-24 1994-03-29 Fuji Electric Co Ltd 集積回路装置の試験方法
US5489538A (en) * 1992-08-21 1996-02-06 Lsi Logic Corporation Method of die burn-in
JPH0794559A (ja) 1993-09-22 1995-04-07 Hitachi Ltd プローバ
JPH07142547A (ja) 1993-11-22 1995-06-02 Nec Corp チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム
US5644245A (en) 1993-11-24 1997-07-01 Tokyo Electron Limited Probe apparatus for inspecting electrical characteristics of a microelectronic element
JPH07147304A (ja) 1993-11-24 1995-06-06 Tokyo Electron Ltd オートセットアップ式プローブ検査方法
JP3658029B2 (ja) 1994-02-21 2005-06-08 株式会社ルネサステクノロジ 接続装置およびその製造方法
WO1995034000A1 (fr) 1994-06-03 1995-12-14 Hitachi, Ltd. Dispositif de connexion et sa fabrication
JP3502874B2 (ja) 1994-06-03 2004-03-02 株式会社ルネサステクノロジ 接続装置およびその製造方法
JP3394620B2 (ja) 1995-01-20 2003-04-07 株式会社日立製作所 探針組立体および検査装置
JPH08306748A (ja) 1995-05-02 1996-11-22 Hitachi Ltd 半導体素子の検査方法およびそれを用いた半導体製造装置
JP3357237B2 (ja) * 1996-02-17 2002-12-16 株式会社リコー テスティングマシン
JPH1123615A (ja) 1997-05-09 1999-01-29 Hitachi Ltd 接続装置および検査システム
JP3315339B2 (ja) 1997-05-09 2002-08-19 株式会社日立製作所 半導体素子の製造方法並びに半導体素子へのプロービング方法およびその装置
US7390732B1 (en) 1997-07-15 2008-06-24 Hitachi, Ltd. Method for producing a semiconductor device with pyramidal bump electrodes bonded onto pad electrodes arranged on a semiconductor chip
JP3458715B2 (ja) 1997-07-15 2003-10-20 株式会社日立製作所 半導体デバイスおよびその実装構造体並びにその製造方法
JP2000150594A (ja) 1998-11-05 2000-05-30 Hitachi Ltd 接続装置および押さえ部材付配線フィルムの製造方法並びに検査システムおよび半導体素子の製造方法
JP3715160B2 (ja) 1999-12-02 2005-11-09 株式会社ルネサステクノロジ プロービング装置及び半導体素子の製造方法
US6391666B2 (en) * 1999-12-30 2002-05-21 Siliconware Precision Industries Co., Ltd. Method for identifying defective elements in array molding of semiconductor packaging
US6462575B1 (en) * 2000-08-28 2002-10-08 Micron Technology, Inc. Method and system for wafer level testing and burning-in semiconductor components
JP2002163900A (ja) 2000-11-22 2002-06-07 Hitachi Ltd 半導体ウエハ、半導体チップ、半導体装置および半導体装置の製造方法
US7143500B2 (en) * 2001-06-25 2006-12-05 Micron Technology, Inc. Method to prevent damage to probe card
JP4656887B2 (ja) * 2004-07-27 2011-03-23 富士通セミコンダクター株式会社 半導体装置の検査方法

Also Published As

Publication number Publication date
CN101095221A (zh) 2007-12-26
WO2005122238A1 (ja) 2005-12-22
US7544522B2 (en) 2009-06-09
JP4372785B2 (ja) 2009-11-25
JPWO2005122238A1 (ja) 2008-04-10
US20070231936A1 (en) 2007-10-04

Similar Documents

Publication Publication Date Title
CN100499056C (zh) 半导体集成电路器件的制造方法
CN100585826C (zh) 半导体集成电路器件的制造方法
US6358762B1 (en) Manufacture method for semiconductor inspection apparatus
US6649986B1 (en) Semiconductor device with structure for die or dice crack detection
EP2315043B1 (en) Testing of electronic devices through a capacitive interface
JPWO2009041637A1 (ja) 半導体検査装置及び検査方法ならびに被検査半導体装置
US20210320038A1 (en) Semiconductor device package
CN1964020A (zh) 半导体集成电路装置的制造方法及探针卡
JP4006081B2 (ja) 半導体装置の製造方法
US20080217791A1 (en) Semiconductor device
JP2020155660A (ja) 半導体装置および半導体装置の検査方法
JPH02220454A (ja) 薄膜配線のためのプロセス・モニタを有する装置および方法
US20090189299A1 (en) Method of forming a probe pad layout/design, and related device
JP4940360B2 (ja) プローブカードおよび検査装置
US7344899B2 (en) Die assembly and method for forming a die on a wafer
TW201133735A (en) Connection pad structure for an electronic component
JPH11154694A (ja) ウェハ一括型測定検査用アライメント方法およびプローブカードの製造方法
CN114883311A (zh) 接合的晶圆结构及其制作方法
JP2011009407A (ja) 半導体装置、電子部品、半導体装置の製造方法
KR20070108533A (ko) 반도체 집적회로 장치의 제조 방법
US20240290667A1 (en) Test key structure
US20240071840A1 (en) Method for manufacturing electronic device
US6144039A (en) Low melting pads for instant electrical connections
KR20070015222A (ko) 반도체 집적회로장치의 제조방법
JPH11121553A (ja) ウェハ一括型測定検査のためプローブカードおよびそのプローブカードを用いた半導体装置の検査方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090610

Termination date: 20100609