JPH07142547A - チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム - Google Patents
チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステムInfo
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- JPH07142547A JPH07142547A JP5292155A JP29215593A JPH07142547A JP H07142547 A JPH07142547 A JP H07142547A JP 5292155 A JP5292155 A JP 5292155A JP 29215593 A JP29215593 A JP 29215593A JP H07142547 A JPH07142547 A JP H07142547A
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Abstract
(57)【要約】
【目的】 冗長メモリの製造工程において、外観不良デ
ータをもとに、テスト省略できる不良チップを特定し、
テスト時間を短縮し、生産効率の向上と原価低減を実現
する。 【構成】 冗長回路を有するＩＣメモリの各製造工程に
おいて、外観検査装置はウェーハ上の不良チップを検出
し、冗長回路の置き換えで良品への救済処置をする。こ
の冗長回路を有するＩＣメモリのテスト方法およびテス
トシステムは収集した不良チップ座標データと冗長回路
置き換えの使用数をもとにデータ処理端末でデータ処理
し、置き換え結果の良不良の判定処理を経て、救済でき
ない不良チップを特定し、ＩＣテスタによる特定不良チ
ップのテストを省略して全テスト時間を短縮する。
ータをもとに、テスト省略できる不良チップを特定し、
テスト時間を短縮し、生産効率の向上と原価低減を実現
する。 【構成】 冗長回路を有するＩＣメモリの各製造工程に
おいて、外観検査装置はウェーハ上の不良チップを検出
し、冗長回路の置き換えで良品への救済処置をする。こ
の冗長回路を有するＩＣメモリのテスト方法およびテス
トシステムは収集した不良チップ座標データと冗長回路
置き換えの使用数をもとにデータ処理端末でデータ処理
し、置き換え結果の良不良の判定処理を経て、救済でき
ない不良チップを特定し、ＩＣテスタによる特定不良チ
ップのテストを省略して全テスト時間を短縮する。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣのテストに関し、
特にチップ毎に冗長回路を有するＩＣメモリのテスト方
法およびテストシステムに関する。
特にチップ毎に冗長回路を有するＩＣメモリのテスト方
法およびテストシステムに関する。
【０００２】
【従来の技術】従来、半導体ウェーハのテストにおいて
は、ウェーハのテストをウェーハ全領域にわたり繰り返
して実施する。最近では、半導体集積回路の高集積化に
伴い、テスト時間も長くなってきている。総テスト時間
の短縮は、半導体集積回路の製造コストを低減する上で
重要であり、テスト簡略化手法としては、公知例（特開
平２−１８９９４５）がある。すなわち、図３によると
半導体ウェーハの同一位置のチップに不良が発生する場
合、予め不良チップ座標を設定することで、不良チップ
のテストを省略するシステムがある。しかし、この場合
不良チップ座標がウェーハ上の同一位置、すなわち半導
体製造用マスク上で既に不良チップが確認されている場
合、または全てのウェーハ上の同一位置に欠陥があって
予め良品チップが得られないことが分っている Test El
ements Group（これ以降ＴＥＧとする）が有する場合な
どに事実上限られる。これは、テスト前に半導体製造用
マスクの不良の発生頻度の高い場合、ウェーハ上にＴＥ
Ｇが占める割合の多い場合に対しテスト時間が短縮する
ことを意味し、実際の上記不良チップのテストを省略し
たテスト時間に対する短縮割合としては事実上変わりな
い。
は、ウェーハのテストをウェーハ全領域にわたり繰り返
して実施する。最近では、半導体集積回路の高集積化に
伴い、テスト時間も長くなってきている。総テスト時間
の短縮は、半導体集積回路の製造コストを低減する上で
重要であり、テスト簡略化手法としては、公知例（特開
平２−１８９９４５）がある。すなわち、図３によると
半導体ウェーハの同一位置のチップに不良が発生する場
合、予め不良チップ座標を設定することで、不良チップ
のテストを省略するシステムがある。しかし、この場合
不良チップ座標がウェーハ上の同一位置、すなわち半導
体製造用マスク上で既に不良チップが確認されている場
合、または全てのウェーハ上の同一位置に欠陥があって
予め良品チップが得られないことが分っている Test El
ements Group（これ以降ＴＥＧとする）が有する場合な
どに事実上限られる。これは、テスト前に半導体製造用
マスクの不良の発生頻度の高い場合、ウェーハ上にＴＥ
Ｇが占める割合の多い場合に対しテスト時間が短縮する
ことを意味し、実際の上記不良チップのテストを省略し
たテスト時間に対する短縮割合としては事実上変わりな
い。
【０００３】さらに最近、ＩＣメモリの製造において
は、製造歩留を向上させるために、冗長回路を有するも
のが主流となってきている。この場合のテスト方法は、
最初に冗長回路を用いて不良チップを良品に救済する場
合の不良チップの仮想テストを実施、次に仮想テスト情
報をもとに冗長回路をレーザートリミングにより不良チ
ップを修正した後、最終テストを実施する。すなわち不
良チップに対しては冗長回路を有さないチップの２倍の
テストが必要となり、テスト時間は増加する。さらに高
集積化されていく上で、冗長回路数自体も増加傾向にあ
り、歩留を向上させる反面、最初の仮想テスト時間の増
加により、総テスト時間が長くなつてきている。
は、製造歩留を向上させるために、冗長回路を有するも
のが主流となってきている。この場合のテスト方法は、
最初に冗長回路を用いて不良チップを良品に救済する場
合の不良チップの仮想テストを実施、次に仮想テスト情
報をもとに冗長回路をレーザートリミングにより不良チ
ップを修正した後、最終テストを実施する。すなわち不
良チップに対しては冗長回路を有さないチップの２倍の
テストが必要となり、テスト時間は増加する。さらに高
集積化されていく上で、冗長回路数自体も増加傾向にあ
り、歩留を向上させる反面、最初の仮想テスト時間の増
加により、総テスト時間が長くなつてきている。
【０００４】
【発明が解決しようとする課題】従来の半導体ウェーハ
のテスト方法およびテストシステムでは、冗長回路を有
するメモリのテスト時間の従来以上の短縮化は不良チッ
プに対し良品として救済できない不良チップのテストを
省略しない限り不可能である。本発明の目的は、冗長回
路を有するメモリの不良チップに対し救済できない不良
チップをテスト前に見つけだし、そのチップのテストを
実行しないことで、テスト時間の短縮を実現することで
ある。
のテスト方法およびテストシステムでは、冗長回路を有
するメモリのテスト時間の従来以上の短縮化は不良チッ
プに対し良品として救済できない不良チップのテストを
省略しない限り不可能である。本発明の目的は、冗長回
路を有するメモリの不良チップに対し救済できない不良
チップをテスト前に見つけだし、そのチップのテストを
実行しないことで、テスト時間の短縮を実現することで
ある。
【０００５】
【課題を解決するための手段】本発明のチップ毎に冗長
回路を有するメモリのテスト方法は、各チップに冗長回
路を有し、不良チップに対して適用可能な冗長回路の置
き換えを行うＩＣメモリの製造におけるテスト方法にお
いて、同一ウェーハの各製造工程別外観検査によって発
見された不良チップのチップ座標と、該不良チップ内で
置き換えが行われる冗長回路の使用数をチップ毎に、か
つ、製造工程毎に冗長回路の種別別に積算するステップ
と、同一ウェーハの全製造工程の外観検査の結果、同一
チップが前記冗長回路の種別別累計値のうちのいずれか
が種別別にあらかじめ設定されている限度値を超えると
該チップを不良品に指定するステップと、前記不良品に
指定されたチップのチップ座標をテスト対象から除外す
るステップを有する。
回路を有するメモリのテスト方法は、各チップに冗長回
路を有し、不良チップに対して適用可能な冗長回路の置
き換えを行うＩＣメモリの製造におけるテスト方法にお
いて、同一ウェーハの各製造工程別外観検査によって発
見された不良チップのチップ座標と、該不良チップ内で
置き換えが行われる冗長回路の使用数をチップ毎に、か
つ、製造工程毎に冗長回路の種別別に積算するステップ
と、同一ウェーハの全製造工程の外観検査の結果、同一
チップが前記冗長回路の種別別累計値のうちのいずれか
が種別別にあらかじめ設定されている限度値を超えると
該チップを不良品に指定するステップと、前記不良品に
指定されたチップのチップ座標をテスト対象から除外す
るステップを有する。
【０００６】また、前記チップ毎の冗長回路の使用数を
冗長回路の種別別に積算するステップは、全製造工程の
外観検査終了後に行われてもよい。
冗長回路の種別別に積算するステップは、全製造工程の
外観検査終了後に行われてもよい。
【０００７】更に、本発明のチップ毎に冗長回路を有す
るＩＣメモリのテストシステムは、各製造工程毎にウェ
ーハ上のチップを外観検査する外観検査手段を有し、各
チップに複数の冗長回路を有するＩＣメモリのテストシ
ステムにおいて、前記外観検査により発見された不良チ
ップのチップ座標と、製造工程毎に使用された冗長回路
の種別を示すデータを記録し、製造工程毎に同一チップ
の使用された冗長回路を種別別に積算して冗長回路の種
別別に予め設定されている限度値と比較するデータ処理
手段と、前記データ処理手段が出力した比較結果が、少
なくとも１つの種別別限度値を超えていると判定したと
きは当該チップのテストを省略する手段を有する。
るＩＣメモリのテストシステムは、各製造工程毎にウェ
ーハ上のチップを外観検査する外観検査手段を有し、各
チップに複数の冗長回路を有するＩＣメモリのテストシ
ステムにおいて、前記外観検査により発見された不良チ
ップのチップ座標と、製造工程毎に使用された冗長回路
の種別を示すデータを記録し、製造工程毎に同一チップ
の使用された冗長回路を種別別に積算して冗長回路の種
別別に予め設定されている限度値と比較するデータ処理
手段と、前記データ処理手段が出力した比較結果が、少
なくとも１つの種別別限度値を超えていると判定したと
きは当該チップのテストを省略する手段を有する。
【０００８】また、前記不良チップデータの積算が製造
工程毎の代りに全製造工程の外観検査終了後行われても
よい。
工程毎の代りに全製造工程の外観検査終了後行われても
よい。
【０００９】
【作用】本発明のチップ毎に冗長回路を有するＩＣメモ
リのテスト方法およびテストシステムは同一ウェーハの
各製造工程別外観検査によっ発見された不良チップに冗
長回路を置き換えて得られる関連データをデータ処理
し、各製造工程の冗長回路の使用数の種別別累計値のう
ちのいずれかが種別別に予め設定されている限度値を超
えて修正無効と判定されると、該チップを不良チップと
して、テストを実行しないので、有効の可能性あるチッ
プのみが試験される。
リのテスト方法およびテストシステムは同一ウェーハの
各製造工程別外観検査によっ発見された不良チップに冗
長回路を置き換えて得られる関連データをデータ処理
し、各製造工程の冗長回路の使用数の種別別累計値のう
ちのいずれかが種別別に予め設定されている限度値を超
えて修正無効と判定されると、該チップを不良チップと
して、テストを実行しないので、有効の可能性あるチッ
プのみが試験される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の冗長回路を有するＩＣメモ
リのテスト方法が適用されたテストシステム構成を示す
ブロック図、図２は本発明の一実施例を示すフローチャ
ートである。
リのテスト方法が適用されたテストシステム構成を示す
ブロック図、図２は本発明の一実施例を示すフローチャ
ートである。
【００１２】冗長回路を有するＩＣメモリのテストシス
テムは各製造工程毎にウェーハ上のチップを外観検査す
る自動外観検査装置１と、前記外観検査により発見され
た不良チップのチップ座標と、製造工程による冗長回路
の種別別置き換え使用数とのデータを記録する手段と、
同一チップデータを回路種別毎に加算して、冗長回路の
種別別の累計値と予め設定されている限度値とを比較す
るデータ処理端末２と、前記データ処理端末２が出力し
た比較結果が、少なくとも１つの種別別限度値を超えて
いると判定したときは当該チップのテストを省略するウ
ェーハプローバ８およびＩＣテスタ３から構成されてい
る。
テムは各製造工程毎にウェーハ上のチップを外観検査す
る自動外観検査装置１と、前記外観検査により発見され
た不良チップのチップ座標と、製造工程による冗長回路
の種別別置き換え使用数とのデータを記録する手段と、
同一チップデータを回路種別毎に加算して、冗長回路の
種別別の累計値と予め設定されている限度値とを比較す
るデータ処理端末２と、前記データ処理端末２が出力し
た比較結果が、少なくとも１つの種別別限度値を超えて
いると判定したときは当該チップのテストを省略するウ
ェーハプローバ８およびＩＣテスタ３から構成されてい
る。
【００１３】つぎに、テスト方法は、チップ毎に冗長回
路を有するＩＣメモリの製造工程において、自動外観検
査装置１を用いて、ＩＣメモリの同一ウェーハ上のチッ
プの外観検査から発見された各製造工程の不良チップの
チップ座標データを収集し（ステップ１１）、前記不良
チップに冗長回路を置き換えて得られる各製造工程毎の
冗長回路の種別別使用数データを積算する（ステップ１
２）。
路を有するＩＣメモリの製造工程において、自動外観検
査装置１を用いて、ＩＣメモリの同一ウェーハ上のチッ
プの外観検査から発見された各製造工程の不良チップの
チップ座標データを収集し（ステップ１１）、前記不良
チップに冗長回路を置き換えて得られる各製造工程毎の
冗長回路の種別別使用数データを積算する（ステップ１
２）。
【００１４】同一ウェーハの全製造工程の外観検査の結
果、同一チップ毎に前記冗長回路の種別別使用数を加算
し（ステップ１３）、前記冗長回路の種別別の累計値の
うちのいずれかが種別別に予め設定されている冗長回路
の使用限度値と比較して少なくとも１つの種別別限度値
を超えているときにそのチップを不良品として判定し
（ステップ１４）、前記不良チップの座標データをＩＣ
テスタ３に転送し（ステップ１５）、公知の技術で前記
不良チップ座標データをもとに、不良チップを除き、良
品チップのみのテストが可能となる。すなわち、ウェー
ハ駆動系５はウェーハチャック６に装着されたウェーハ
７の良品チップ座標のみに制御しテストを続ける。
果、同一チップ毎に前記冗長回路の種別別使用数を加算
し（ステップ１３）、前記冗長回路の種別別の累計値の
うちのいずれかが種別別に予め設定されている冗長回路
の使用限度値と比較して少なくとも１つの種別別限度値
を超えているときにそのチップを不良品として判定し
（ステップ１４）、前記不良チップの座標データをＩＣ
テスタ３に転送し（ステップ１５）、公知の技術で前記
不良チップ座標データをもとに、不良チップを除き、良
品チップのみのテストが可能となる。すなわち、ウェー
ハ駆動系５はウェーハチャック６に装着されたウェーハ
７の良品チップ座標のみに制御しテストを続ける。
【００１５】ＩＣテストのステップは、図３において、
まずテストされるウェーハ７のチップ座標に移動し（ス
テップ２１）、次にそのチップ座標がテストを省略すべ
き不良チップの座標データと一致するかどうかを判定し
（ステップ２２）、不一致であれば、通常のチップテス
トを行い（ステップ２３〜２５）、一致すれば不良品と
して、不良判定処理され、テストを省略して、ステップ
２１に戻り、次にテストされるテストチップ座標に移動
し、チップテストが続けられ、ウェーハ７上のチップの
最終位置までテストが繰り返される。
まずテストされるウェーハ７のチップ座標に移動し（ス
テップ２１）、次にそのチップ座標がテストを省略すべ
き不良チップの座標データと一致するかどうかを判定し
（ステップ２２）、不一致であれば、通常のチップテス
トを行い（ステップ２３〜２５）、一致すれば不良品と
して、不良判定処理され、テストを省略して、ステップ
２１に戻り、次にテストされるテストチップ座標に移動
し、チップテストが続けられ、ウェーハ７上のチップの
最終位置までテストが繰り返される。
【００１６】なお、冗長回路を有するＩＣメモリのテス
トシステムにおいて、前記不良チップのチップ座標と冗
長回路の種別別置き換え使用数とのデータを記録する手
段と、同一チップデータを回路種別毎に加算する手段
と、が自動外観検査装置１またはデータ処理端末２の何
れかに含まれるか、あるいは他の装置（不図示）に含ま
れるかは限定されるものではない。
トシステムにおいて、前記不良チップのチップ座標と冗
長回路の種別別置き換え使用数とのデータを記録する手
段と、同一チップデータを回路種別毎に加算する手段
と、が自動外観検査装置１またはデータ処理端末２の何
れかに含まれるか、あるいは他の装置（不図示）に含ま
れるかは限定されるものではない。
【００１７】
【発明の効果】以上説明したように本発明は、冗長回路
を有するＩＣメモリのウェーハの不良チップに対し自動
外観検査装置により得られる不良チップ座標と該チップ
に適用した冗長回路の使用数と置き換え限度値の比較か
らデータ処理端末で不良チップが冗長回路の置き換えに
より救済されたか否かをＩＣテスタのテスト前に判定
し、不良チップのテストを省略して、良品の可能性があ
るチップのみをテストすることにより、テスト時間の短
縮を実現できるという効果がある。短縮率は、製造歩留
の低いＩＣメモリほど大きく、前述した冗長回路を有す
るＩＣメモリに適用した場合、１０〜３０％の割合でテ
スト時間が短縮できる。
を有するＩＣメモリのウェーハの不良チップに対し自動
外観検査装置により得られる不良チップ座標と該チップ
に適用した冗長回路の使用数と置き換え限度値の比較か
らデータ処理端末で不良チップが冗長回路の置き換えに
より救済されたか否かをＩＣテスタのテスト前に判定
し、不良チップのテストを省略して、良品の可能性があ
るチップのみをテストすることにより、テスト時間の短
縮を実現できるという効果がある。短縮率は、製造歩留
の低いＩＣメモリほど大きく、前述した冗長回路を有す
るＩＣメモリに適用した場合、１０〜３０％の割合でテ
スト時間が短縮できる。
【図１】本発明のシステム構成を示すブロック図であ
る。
る。
【図２】本発明の冗長メモリのテスト方法の一実施例を
示すフローチャートである。
示すフローチャートである。
【図３】従来のテスト方法を示すフローチャートであ
る。
る。
１ 自動外観検査装置 ２ データ処理端末 ３ ＩＣテスタ ４ コントローラ ５ 駆動系 ６ ウェーハチャック ７ ウェーハ ８ ウェーハプローバ １１ データ収集ステップ １２ データ積算ステップ １３ データ加算ステップ １４ 良品判定ステップ １５ 転送ステップ ２１ ウェーハの移動ステップ ２２ 不良チップの座標データ判断ステップ ２３ テスト開始ステップ ２４ テスト結果ステップ ２５ 不良判定処理ステップ
Claims (4)
- 【請求項１】 各チップに冗長回路を有し、不良チップ
に対して適用可能な冗長回路の置き換えを行うＩＣメモ
リの製造におけるテスト方法において、 同一ウェーハの各製造工程別外観検査によって発見され
た不良チップのチップ座標と、該不良チップ内で置き換
えが行われる冗長回路の使用数をチップ毎に、かつ、製
造工程毎に冗長回路の種別別に積算するステップと、 同一ウェーハの全製造工程の外観検査の結果、同一チッ
プが前記冗長回路の種別別累計値のうちのいずれかが種
別別にあらかじめ設定されている限度値を超えると該チ
ップを不良品に指定するステップと、 前記不良品に指定されたチップのチップ座標をテスト対
象から除外するステップを有することを特徴とする冗長
回路を有するＩＣメモリのテスト方法。 - 【請求項２】 前記チップ毎の冗長回路の使用数を冗長
回路の種別別に積算するステップが、全製造工程の外観
検査終了後に行われる請求項１記載のＩＣメモリのテス
ト方法。 - 【請求項３】 各製造工程毎にウェーハ上のチップを外
観検査する外観検査手段を有し、各チップに複数の冗長
回路を有するＩＣメモリのテストシステムにおいて、 前記外観検査により発見された不良チップのチップ座標
と、製造工程毎に使用された冗長回路の種別を示すデー
タを記録し、製造工程毎に同一チップの使用された冗長
回路を種別別に積算して冗長回路の種別別に予め設定さ
れている限度値と比較するデータ処理手段と、 前記データ処理手段が出力した比較結果が、少なくとも
１つの種別別限度値を超えていると判定したときは当該
チップのテストを省略する手段を有することを特徴とす
るＩＣメモリのテストシステム。 - 【請求項４】 前記同一チップ使用された冗長回路の種
別別積算が製造工程毎の代りに全製造工程の外観検査終
了後行われる手段を有する請求項３記載のＩＣメモリの
テストシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292155A JPH07142547A (ja) | 1993-11-22 | 1993-11-22 | チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292155A JPH07142547A (ja) | 1993-11-22 | 1993-11-22 | チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142547A true JPH07142547A (ja) | 1995-06-02 |
Family
ID=17778261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5292155A Pending JPH07142547A (ja) | 1993-11-22 | 1993-11-22 | チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142547A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994914A (en) * | 1996-07-31 | 1999-11-30 | Nec Corporation | Semiconductor testing device with redundant circuits |
| US7544522B2 (en) | 2004-06-09 | 2009-06-09 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| JP2016504714A (ja) * | 2012-11-21 | 2016-02-12 | カリフォルニア インスティチュート オブ テクノロジー | カーボンナノチューブが用いられた真空電子装置を製作するためのシステム及び方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583240A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 集積回路装置の製造方法 |
| JPH0555313A (ja) * | 1991-08-23 | 1993-03-05 | Mitsubishi Electric Corp | 半導体ウエハ |
| JPH0574888A (ja) * | 1991-09-17 | 1993-03-26 | Nec Yamagata Ltd | ウエーハプロービング装置 |
-
1993
- 1993-11-22 JP JP5292155A patent/JPH07142547A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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